- IC设计业面对严峻形势2008/6/5 0:00:00 2008/6/5 0:00:00
- 到去年底，中国ic设计业走过了初创的十年，今年迎来了新十年的头一年。“我们面临的形势非常严峻。”中国半导体行业协会集成电路设计分会王芹生理事长在新十年...[全文]
- 我国微电子发展概况2008/6/5 0:00:00 2008/6/5 0:00:00
- 1. 我国微电子学的历史 1956年五校在北大联合创建半导体专业：北京大学、南京大学、复旦大学、吉林大学、厦门大学。教师：黄昆、谢希德（女）、高鼎三、林兰英（...[全文]
- Mellanox 公司突破 10Gb/s 高速互连产品的价格壁垒2008/6/5 0:00:00 2008/6/5 0:00:00
- 美国 mellanox 公司今天发布了一款新的 infiniband 芯片，其价格将 10gb/s 的高速互连产品拉低到了一个新的水平。 mellanox 公司的新产品 in...[全文]
- 推动串行互连革命2008/6/5 0:00:00 2008/6/5 0:00:00
- 串行互连构成现代通信系统的关键基础，因此串行器/解串器 (serdes) 的选择可以对系统成本和性能产生很大的影响。尽管传统的基于数据通信 的serdes 是为适迎合面向字节...[全文]
- 镀银铜粉导电涂料的制备及腐蚀失效研究2008/6/5 0:00:00 2008/6/5 0:00:00
- 摘 要 ：导电涂料作为一种功能涂料广泛应用于导电连接，抗静电和电磁屏蔽等军工高技术领域。 本工作采用无氰化学镀工艺，研制出一种导电性良好的镀银铜粉，粉末体积电阻率小于 2 ...[全文]
- 硅－硅直接键合工艺机理和模拟的研究2008/6/5 0:00:00 2008/6/5 0:00:00
- 硅-硅直接键合技术是一项重要的技术，可广泛应用于soi、mems和大功率器件。对于大功率器件，由于键合界面通过大电流并要承受高压，界面的杂质分布、界面本征氧化层、空洞等对器...[全文]
- 薄膜生长中的表面动力学间题2008/6/5 0:00:00 2008/6/5 0:00:00
- 薄膜生长中的表面动力学间题 surface kinetics in thin film growth 王恩哥 （中国科学院物理研究所）[摘自2002科学发展报告] 摘要for...[全文]
- Verilog HDL行为建模--- 顺序语句块2008/6/5 0:00:00 2008/6/5 0:00:00
- 7.2 顺序语句块语句块块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制。这里主要讲verilog hdl 的顺序语句块(begin . . . end) ：语句...[全文]
- Verilog HDL 行为建模2008/6/5 0:00:00 2008/6/5 0:00:00
- 在3.3.3节中，我们已经对行为描述方式有个概念，这里对行为建模进一步的描述，并通过一个系统设计频率计数器加以巩固。 7.1 简介行为建模方式是通过对设计的行为的描述来实现对...[全文]
- Verilog HDL 结构建模--模块定义结构2008/6/5 0:00:00 2008/6/5 0:00:00
- 在3.3.1中，我们已简单介绍了结构化的描述方式，本章节再总结一下。 5.1 模块定义结构我们已经了解到，一个设计实际上是由一个个module 组成的。一个模块module ...[全文]
- 铜线上使用钴封层的优越性2008/6/5 0:00:00 2008/6/5 0:00:00
- 电迁移 (em)现象是众所周知的可靠性问题，它是由于电子按电流的方向推移金属原子引起的，推移速度由电流密度决定。电迁移可能最终导致铜线减薄，并使电阻率增大，更严重的...[全文]
- IITC关注的下一代低k介质材料2008/6/5 0:00:00 2008/6/5 0:00:00
- 目前，sicoh薄膜是用于90nm工艺中典型的低k介质材料，其k值约为3.0，为了降低k值，许多研究人员认为有必要推广使用多孔材料。多孔材料的k值较低，为2.3~2.9，它...[全文]
- 集成晶体管的版图设计2008/6/5 0:00:00 2008/6/5 0:00:00
- 内容：1 最小面积晶体管版图 1.1 版图及版图分析 1.2 最小面积晶体管版图在集成电路版图设计...[全文]
- Verilog HDL奇偶电路2008/6/5 0:00:00 2008/6/5 0:00:00
- 9位奇偶发生器门级模型描述如下：module parity_9_bit (d, even,odd);input [0:8] d;output even, odd;xor #...[全文]
- Verilog HDL主从触发器举例2008/6/5 0:00:00 2008/6/5 0:00:00
- 主从d触发器的门级描述如下：module msdff (d,c,q,qbar);input d,c;output q,qbar;not nt1 (notd,d),nt2 (n...[全文]
- Verilog HDL隐式线网2008/6/5 0:00:00 2008/6/5 0:00:00
- 如果在verilog hdl模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：...[全文]
- Verilog HDL的多输出门2008/6/5 0:00:00 2008/6/5 0:00:00
- 多输出门有:buf not 这些门都只有单个输入，一个或多个输出。这些门的实例语句的基本语法如下:multiple_output_gate_type[instance_n...[全文]
- Verilog HDL的多输入门2008/6/5 0:00:00 2008/6/5 0:00:00
- 内置的多输入门如下:and nand nor or xor xnor 这些逻辑门只有单个输出，1个或多个输入。多输入门实例语句的语法如下:multiple_input_ga...[全文]
- Verilog HDL连接和复制操作2008/6/5 0:00:00 2008/6/5 0:00:00
- 连接操作是将小表达式合并形成大表达式的操作。形式如下:{expr1, expr2, . . .，exprn} 实例如下所示:wire [7:0] dbus;wire [11...[全文]
- Verilog HDL归约操作符2008/6/5 0:00:00 2008/6/5 0:00:00
- 归约操作符在单一操作数的所有位上操作，并产生1位结果。归约操作符有:* & (归约与)如果存在位值为0, 那么结果为0；若如果存在位值为x或z，结果为x；否则结果为1...[全文]
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