Verilog HDL的多输出门
发布时间:2008/6/5 0:00:00 访问次数:873
多输出门有:
buf not
这些门都只有单个输入,一个或多个输出。这些门的实例语句的基本语法如下:
multiple_output_gate_type
[instance_name] (out1, out2, . . . outn ,inputa);
最后的端口是输入端口,其余的所有端口为输出端口。
例如:
buf b1 (fan [0],fan [1],fan [2],fan [3],clk);
not n1 (pha,phb,ready);
在第一个门实例语句中,clk是缓冲门的输入。门b1有4个输出:fan[0]到fan[3]。在第二个门实例语句中,ready是非门的唯一输入端口。门n1有两个输出:pha和phb。
buf not
这些门都只有单个输入,一个或多个输出。这些门的实例语句的基本语法如下:
multiple_output_gate_type
[instance_name] (out1, out2, . . . outn ,inputa);
最后的端口是输入端口,其余的所有端口为输出端口。
例如:
buf b1 (fan [0],fan [1],fan [2],fan [3],clk);
not n1 (pha,phb,ready);
在第一个门实例语句中,clk是缓冲门的输入。门b1有4个输出:fan[0]到fan[3]。在第二个门实例语句中,ready是非门的唯一输入端口。门n1有两个输出:pha和phb。
多输出门有:
buf not
这些门都只有单个输入,一个或多个输出。这些门的实例语句的基本语法如下:
multiple_output_gate_type
[instance_name] (out1, out2, . . . outn ,inputa);
最后的端口是输入端口,其余的所有端口为输出端口。
例如:
buf b1 (fan [0],fan [1],fan [2],fan [3],clk);
not n1 (pha,phb,ready);
在第一个门实例语句中,clk是缓冲门的输入。门b1有4个输出:fan[0]到fan[3]。在第二个门实例语句中,ready是非门的唯一输入端口。门n1有两个输出:pha和phb。
buf not
这些门都只有单个输入,一个或多个输出。这些门的实例语句的基本语法如下:
multiple_output_gate_type
[instance_name] (out1, out2, . . . outn ,inputa);
最后的端口是输入端口,其余的所有端口为输出端口。
例如:
buf b1 (fan [0],fan [1],fan [2],fan [3],clk);
not n1 (pha,phb,ready);
在第一个门实例语句中,clk是缓冲门的输入。门b1有4个输出:fan[0]到fan[3]。在第二个门实例语句中,ready是非门的唯一输入端口。门n1有两个输出:pha和phb。
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