Verilog HDL奇偶电路
发布时间:2008/6/5 0:00:00 访问次数:692
9位奇偶发生器门级模型描述如下：
module parity_9_bit (d, even,odd);
input [0:8] d;
output even, odd;
xor # (5,4)
xe0 (e0,d[0],d[1]),
xe1 (e1,d[2],d[3]),
xe2 (e2,d[4],d[5]),
xe3 (e3,d[6],d[7]),
xf0 (f0,e0,e1),
xf1 (f1,e2,e3),
xh0 (h0,f0,f1),
xeven (even, d[8], h0);
not #2
xodd (odd, even);
endmodule
module parity_9_bit (d, even,odd);
input [0:8] d;
output even, odd;
xor # (5,4)
xe0 (e0,d[0],d[1]),
xe1 (e1,d[2],d[3]),
xe2 (e2,d[4],d[5]),
xe3 (e3,d[6],d[7]),
xf0 (f0,e0,e1),
xf1 (f1,e2,e3),
xh0 (h0,f0,f1),
xeven (even, d[8], h0);
not #2
xodd (odd, even);
endmodule
9位奇偶发生器门级模型描述如下：
module parity_9_bit (d, even,odd);
input [0:8] d;
output even, odd;
xor # (5,4)
xe0 (e0,d[0],d[1]),
xe1 (e1,d[2],d[3]),
xe2 (e2,d[4],d[5]),
xe3 (e3,d[6],d[7]),
xf0 (f0,e0,e1),
xf1 (f1,e2,e3),
xh0 (h0,f0,f1),
xeven (even, d[8], h0);
not #2
xodd (odd, even);
endmodule
module parity_9_bit (d, even,odd);
input [0:8] d;
output even, odd;
xor # (5,4)
xe0 (e0,d[0],d[1]),
xe1 (e1,d[2],d[3]),
xe2 (e2,d[4],d[5]),
xe3 (e3,d[6],d[7]),
xf0 (f0,e0,e1),
xf1 (f1,e2,e3),
xh0 (h0,f0,f1),
xeven (even, d[8], h0);
not #2
xodd (odd, even);
endmodule
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