Verilog HDL隐式线网
发布时间:2008/6/5 0:00:00 访问次数:494
如果在verilog hdl模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是
`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：
`default_nettype net_type
例如：
`default_nettype wand
根据此编译指令，所有后续未说明的线网都是wand类型。
`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。
`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：
`default_nettype net_type
例如：
`default_nettype wand
根据此编译指令，所有后续未说明的线网都是wand类型。
`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。
如果在verilog hdl模型中一个线网没有被特别说明，那么它被缺省声明为1位线网。但是
`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：
`default_nettype net_type
例如：
`default_nettype wand
根据此编译指令，所有后续未说明的线网都是wand类型。
`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。
`default_nettype编译指令能够用于取代缺省线网类型。编译指令格式如下：
`default_nettype net_type
例如：
`default_nettype wand
根据此编译指令，所有后续未说明的线网都是wand类型。
`default_nettype编译指令在模块定义外出现，并且在下一个相同编译指令或`resetall编译指令出现前一直有效。
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