Verilog HDL行为建模--- 顺序语句块
发布时间:2008/6/5 0:00:00 访问次数:521
7.2 顺序语句块
语句块块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制。这里主要讲
verilog hdl 的顺序语句块(begin . . . end) ：语句块中的语句按给定次序顺序执行。
顺序语句块中的语句按顺序方式执行。每条语句中的时延值与其前面的语句执行的模拟时间
相关。一旦顺序语句块执行结束，跟随顺序语句块过程的下一条语句继续执行。顺序语句块的语
法如下：
begin
[ :block_id{declarations} ]
procedural_statement ( s )
end
例如：
/ / 产生波形:
begin
#2 stream = 1;
#5 stream = 0;
#3 stream = 1;
#4 stream = 0;
#2 stream = 1;
#5 stream = 0;
end
2004-08-16 第35页，共41页
版权所有，侵权必究
绝密
verilog hdl 入门教程请输入文档编号
假定顺序语句块在第1 0 个时间单位开始执行。两个时间单位后第1 条语句执行，即第12 个时
间单位。此执行完成后，下1 条语句在第17 个时间单位执行(延迟5 个时间单位)。然后下1 条语句
在第2 0 个时间单位执行，以此类推。该顺序语句块执行过程中产生的波形如图：
图11 顺序语句块中积累延时
7.2 顺序语句块
语句块块提供将两条或更多条语句组合成语法结构上相当于一条语句的机制。这里主要讲
verilog hdl 的顺序语句块(begin . . . end) ：语句块中的语句按给定次序顺序执行。
顺序语句块中的语句按顺序方式执行。每条语句中的时延值与其前面的语句执行的模拟时间
相关。一旦顺序语句块执行结束，跟随顺序语句块过程的下一条语句继续执行。顺序语句块的语
法如下：
begin
[ :block_id{declarations} ]
procedural_statement ( s )
end
例如：
/ / 产生波形:
begin
#2 stream = 1;
#5 stream = 0;
#3 stream = 1;
#4 stream = 0;
#2 stream = 1;
#5 stream = 0;
end
2004-08-16 第35页，共41页
版权所有，侵权必究
绝密
verilog hdl 入门教程请输入文档编号
假定顺序语句块在第1 0 个时间单位开始执行。两个时间单位后第1 条语句执行，即第12 个时
间单位。此执行完成后，下1 条语句在第17 个时间单位执行(延迟5 个时间单位)。然后下1 条语句
在第2 0 个时间单位执行，以此类推。该顺序语句块执行过程中产生的波形如图：
图11 顺序语句块中积累延时
上一篇：Verilog HDL 行为建模
上一篇：薄膜生长中的表面动力学间题
相关技术资料- 6-23MOSFET驱动器和碳化硅（SiC）二极管工作原理
- 6-23PWM-VID和PSI两种控制模式技术应用参数设计
- 6-23高频高功率供电电源芯片应用前景研究
- 6-23 130A、非隔离式、双相降压处理器核心技术介绍
- 6-23Intelli-Module双两相降压MPC22163-130
- 6-23PCI Express（PCIe）7.0标准应用探究
- 6-23TPU超高功率密度电源模块MPC24380
- 6-21全新紧凑型解决方案QPQ3550应用探究
- 6-21功率半导体用树脂模塑结构NTC热敏电阻
- 6-21新一代量子芯片Quantum Loon应用详解
- 6-21AT-MEMORY AI处理技术参数设计
- 6-21ARM和RISC-V处理器工作原理
- 相关IC型号
公网安备44030402000607
