Verilog HDL主从触发器举例
发布时间:2008/6/5 0:00:00 访问次数:448
主从d触发器的门级描述如下：
module msdff (d,c,q,qbar);
input d,c;
output q,qbar;
not
nt1 (notd,d),
nt2 (notc,c),
nt3 (noty,y);
nand
nd1 (d1,d,c),
nd2 (d2,c,notd),
nd3 (y,d1,ybar),
nd4 (ybar,y,d2),
nd5 (y1,y,notc),
nd6 (y2,noty,notc),
nd7 (q,qbar,y1),
nd8 (qbar,y2,q);
endmodule
module msdff (d,c,q,qbar);
input d,c;
output q,qbar;
not
nt1 (notd,d),
nt2 (notc,c),
nt3 (noty,y);
nand
nd1 (d1,d,c),
nd2 (d2,c,notd),
nd3 (y,d1,ybar),
nd4 (ybar,y,d2),
nd5 (y1,y,notc),
nd6 (y2,noty,notc),
nd7 (q,qbar,y1),
nd8 (qbar,y2,q);
endmodule
主从d触发器的门级描述如下：
module msdff (d,c,q,qbar);
input d,c;
output q,qbar;
not
nt1 (notd,d),
nt2 (notc,c),
nt3 (noty,y);
nand
nd1 (d1,d,c),
nd2 (d2,c,notd),
nd3 (y,d1,ybar),
nd4 (ybar,y,d2),
nd5 (y1,y,notc),
nd6 (y2,noty,notc),
nd7 (q,qbar,y1),
nd8 (qbar,y2,q);
endmodule
module msdff (d,c,q,qbar);
input d,c;
output q,qbar;
not
nt1 (notd,d),
nt2 (notc,c),
nt3 (noty,y);
nand
nd1 (d1,d,c),
nd2 (d2,c,notd),
nd3 (y,d1,ybar),
nd4 (ybar,y,d2),
nd5 (y1,y,notc),
nd6 (y2,noty,notc),
nd7 (q,qbar,y1),
nd8 (qbar,y2,q);
endmodule
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