电迁移 (em)现象是众所周知的可靠性问题，它是由于电子按电流的方向推移金属原子引起的，推移速度由电流密度决定。电迁移可能最终导致铜线减薄，并使电阻率增大，更严重的还可能使铜线断裂。幸运的是，ic上互连线的电流并不总是按照相同的方向移动，这种情况大多发生在电源和接地线中。但随着互连线变得越来越细，国际半导体技术蓝图(itrs) 要求每个技术节点的线宽大约减少0.7倍，这使问题就会变得更加严重。
　　novellus systems公司的“电镀产品线”的产品主管ted cacouris说：“由于几何尺寸不断缩小，必然会增加电流密度，使电迁移问题随之扩大，成为主要的效应。人们从什么时候开始对此表示担忧呢？从65nm就开始有迹象，那时为了改进电迁移特性开始考虑修改集成方案。这预示着电迁移已开始对设计规则产生影响。”
　　设备供应商blue29公司，主要从事抗em化学镀研究，其销售主管bill lee补充说：“因为电流通常按同一方向流动，所以许多电流密度问题通常产生于电源和接地线中。电源和接地线占互连面的1/3或更多。如果电源和接地线已经占了很大的面积，器件必须做得更大以克服定向电迁移问题，就会使某些产品管芯的尺寸增大。”显然，这与半导体工业的发展趋势 — 更小的芯片、更低的成本、更多的功能 — 是相背的。
　　铝线中的em是个本体现象，通过加入少量的掺杂剂最终可以很好地加以控制。经证实，铜就是一种很好的掺杂剂。换句话说，em在铜线中只是表面现象。em现象容易发生在铜自由扩散的地方，尤其容易发生在铜和其它材料之间粘接性较差的界面上。现在使用的双嵌入式工艺中，这种现象多发生于铜线与sic层的界面上，也可能出现在铜/势垒界面上。随着技术节点向前迈进，问题会变得更加严重。cacouris强调说：“在特征尺寸不断缩小的情况下，相对于铜线的体积来说表面面积增大了。”

　　铜硅化物提了供新的参考
　　em问题(以及另一种常见的可靠性问题：相关应力空隙问题)的解决要通过多种工艺相结合才能实现：优化淀积、晶圆的预清洗和后清洗、表面处理等，这几种工艺的目的都是使各层之间获得良好的粘接特性，从而使原子不再沿粘接层运动。在双嵌入式工艺中，先在介质中对沟槽和孔进行腐蚀，然后排列势垒材料，如tan，再淀积一层铜籽晶，然后进行铜电镀、铜 cmp以及介质叠层，如sic/低k材料/sic。在这种复杂的工艺中，有很多地方可能出现问题。例如，铜曝露于空气时容易在表面形成一层氧化物，因此想实现好的粘接特性，就要在进入下一道工艺之前做好cmp后清洗和氧化层去除工作。清除周围介质区域中的铜残余物也十分重要，原因是不言而喻的 (因为新型铜封层工艺要求具有高的选择性，铜残余物可能会形成多余的成核点)。
　　在当前先进的单晶圆工艺系统中，工艺步骤按顺序在相同的腔室内完成，因此易于实现好的工艺集成性能。在这种系统中还可以增加一道新工艺(指130nm代产品中的新工艺)，即通过在硅烷上曝光一层洁净的铜形成铜硅化物。applied materials的ecp部门总经理michael yang说：“em性能与铜和介质封层的界面有很大关系。无论怎样去除铜氧化层，如采用氨等离子体工艺，然后形成硅化物，都会有所帮助。”“介质封层工艺正在不断地改进，包括最近对硅化物形成过程的改进。这可为其它技术提供新的参考方法。”
　　但是肯定还要使用其它技术，尤其是到45nm节点以后。就像lee在去年发表的文章中所说的那样，在介质淀积之前采用各种表面处理方法改进铜/介质粘接特性，可提供暂时的帮助，但界面必须得到根本性地改变，或者说电流密度应限制在<10６ a/cm２的范围内。

　　钴解决方案
　　一种可使em性能改善一到两个数量级的替代方法是选择淀积co封层法(图1)。但这并不是使用co封层的唯一优势。使用封层可使电流密度急剧增加，可能会使抗腐蚀介质层(现在使用的典型材料为sic或sin)材料的选择发生变化，从而使介质叠层的有效k值下降。这实际上是使用co封层的主要原因，而em性能的改进只是这一方法的附带收益。但是仍然存在问题：在氧化工艺中，如介质淀积和抗蚀剂剥离中，cowp封层本身(不使用介质封层)是否适用于势垒仍不十分清楚。

　　为实现上述目标，已开发，或者说正在开发两种化学淀积方法（图2）。一种是在铜表面淀积一层pd活化层。然后使化学镀co溶液与pd反应，形成典型的cowp层。以ibm为代表的业界对这种方法具有足够的开发经验，这项工作可追溯到20世纪90年代后期。由于这种方法有许多负面效应：pd扩散到铜中增大了线的电阻和铜的腐蚀损耗，cu/bm的界面受到腐蚀，成本的增等，从而放弃了pd活化层的工艺方法。

　　采用化学方法淀积的cowp与铜自对准，