- 从netlist中查找subckt2008/6/5 0:00:00 2008/6/5 0:00:00
- 从netlist中查找subckt比如在做dracula lvs时，会显示出如下一些信息************************** discrepancy ...[全文]
- 硅分析（Virtuoso Silicon Analysis）2008/6/5 0:00:00 2008/6/5 0:00:00
- 对于0.18微米及更小线宽的模拟/混合信号设计来说，高精确寄生参数提取、模拟ir-drop分析和功率网格电迁分析已成为电路设计和全芯片电气验证的关键。新推出的virtuoso...[全文]
- active hdl与Foundation2008/6/5 0:00:00 2008/6/5 0:00:00
- active hdl与foundation 请问，在foundation里怎么将active hdl设为默认的simulator?(foundion默认的是modelsim...[全文]
- Verilog中模组（module)的概念2008/6/5 0:00:00 2008/6/5 0:00:00
- verilog中的基本单元是模组（module）。模组代表一些可以用硬体实践的逻辑实体。 例如,一个模组可以是一个逻辑闸、一个三十二位元计数器、一个记忆体子系统、一个机算机系...[全文]
- VHDL有关的书籍2008/6/5 0:00:00 2008/6/5 0:00:00
- <<fpga设计及应用>> 评价：★★★★★褚振勇 翁木云 西安电子科技大学出版社 2002年7月 isbn 7-5606-1132-x 30.00介...[全文]
- 状态机举例2008/6/5 0:00:00 2008/6/5 0:00:00
- 你可以指定状态寄存器和状态机的状态。以下是一个有四种状态的普通状态机。 // these are the symbolic names for states// 定义状态的符...[全文]
- 如何创建power MOS版图单元2008/6/5 0:00:00 2008/6/5 0:00:00
- 如何创建power mos版图单元 如图为一个power mos单元，其中外围线为辅助测量线，只作测量之用。接下来要介绍的就是以简单的数学公式来计算出我们需要的单元尺寸。 ...[全文]
- Bond Pads2008/6/5 0:00:00 2008/6/5 0:00:00
- fig 1 : bond pad with protection structures many process vendors offer a choice of bond...[全文]
- Active and Passive Devices2008/6/5 0:00:00 2008/6/5 0:00:00
- active devices for r.f. include gaas fets, silicon bipolars and nmos and possibly pmos ...[全文]
- 将铝线烧断到底2008/6/5 0:00:00 2008/6/5 0:00:00
- 本篇中，假设chip中，用到的metal为铝材料，以此为计算基础，来计算以下所要讲述的情况。铝的相关常量：比重 : 2.7g/cm3电阻率 : 2.7uo.cm导电率...[全文]
- Some Rules for Matching2008/6/5 0:00:00 2008/6/5 0:00:00
- rules for mos transistor matching·minimal matching:typical three-sigma drain current m...[全文]
- 如何开始command file的编写2008/6/5 0:00:00 2008/6/5 0:00:00
- 比如你打算写一个drc的command file 你首先把原有的command file照抄一遍当然，operation部分不能照抄，这部分就是由你来写的你先写好格式，如下：...[全文]
- LVSCHK 部分参数2008/6/5 0:00:00 2008/6/5 0:00:00
- lvschk 部分参数a 合并串联电容b 保留并联的bjt管，但合并mos，ldd，res，cap，dioc 形成门电路。（inv是默认形成，只能用x选项关闭）e 使...[全文]
- 关于standard cell2008/6/5 0:00:00 2008/6/5 0:00:00
- 关注这个网站很久了 发一文章 高手发现如有错误之处请指出uk一P standard cell 最重要的是要小、快、工整，必免不必要的桘容效a� ( t= rc )一般而言，要怲...[全文]
- 实用star-sim做后仿真2008/6/5 0:00:00 2008/6/5 0:00:00
- 在我们完成版图设计后，通常我们需要对版图做仿真，以检查版图中的寄生器件对电路的影响。做后仿真时，在cadence下，我们通常使用hspice或star-sim做仿真，但是，当...[全文]
- layout中两个不常用命令2008/6/5 0:00:00 2008/6/5 0:00:00
- edit → other → modify corner...角处理，（斜边或圆边）最大值是短边的1/2 （超出时自动到1/2处，产生的图形可能不在格点上）edit → re...[全文]
- 用calibre做LVL的两种简单方法2008/6/5 0:00:00 2008/6/5 0:00:00
- 这篇文章我以前发表在其他地方，现在转贴到这里：用calibre做lvl的两种方法：假设我们有两个版图文件，分别为1.gds和2.gds，顶层分别为top1和top2 方法1。...[全文]
- 关于systemverilog的透彻分析2008/6/5 0:00:00 2008/6/5 0:00:00
- 大家不用担心 我觉得目前systemverilog 更适合验证 真正的能用于综合的 我觉得还得很多年 况且大家考虑这样一个事实 就是公司也要考虑成本啊 一般的20mhz项目用...[全文]
- LVDS Example2008/6/5 0:00:00 2008/6/5 0:00:00
- here is an example of instantiating an lvds using the black box method:module mylvds_tx...[全文]
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