- Verilog HDL实例数组2008/5/28 0:00:00 2008/5/28 0:00:00
- 当需要重复性的实例时，在实例描述语句中能够有选择地定义范围说明(范围说明也能够在模块实例语句中使用)。这种情况的门描述语句的语法如下：gate_type [delay]ins...[全文]
- Verilog HDL门时延2008/5/28 0:00:00 2008/5/28 0:00:00
- 可以使用门时延定义门从任何输入到其输出的信号传输时延。门时延可以在门自身实例语句中定义。带有时延定义的门实例语句的语法如下：gate_type [delay][instanc...[全文]
- Verilog HDL的三态门2008/5/28 0:00:00 2008/5/28 0:00:00
- 三态门有:bufif0 bufif1 notif0 notif1这些门用于对三态驱动器建模。这些门有一个输出、一个数据输入和一个控制输入。三态门实例语句的基本语法如下：tri...[全文]
- Verilog HDL中的内置基本门2008/5/28 0:00:00 2008/5/28 0:00:00
- verilog hdl中提供下列内置基本门： 1) 多输入门：and, nand,or, nor,xor,xnor 2) 多输出门：buf, not 3) 三态门：b...[全文]
- Verilog HDL表达式种类2008/5/28 0:00:00 2008/5/28 0:00:00
- 常量表达式是在编译时就计算出常数值的表达式。通常，常量表达式可由下列要素构成: 1) 表示常量文字, 如'b10和326。 2) 参数名，如red的参数表明:parame...[全文]
- Verilog HDL移位操作符2008/5/28 0:00:00 2008/5/28 0:00:00
- 移位操作符有:* > (右移) 移位操作符左侧操作数移动右侧操作数表示的次数，它是一个逻辑移位。空闲位添0补位。如果右侧操作数的值为x或z, 移位操作的结果为x。假定...[全文]
- Verilog HDL逻辑操作符2008/5/28 0:00:00 2008/5/28 0:00:00
- 逻辑操作符有:* && (逻辑与)* (逻辑或) * ！(逻辑非) 这些操作符在逻辑值0或1上操作。逻辑操作的结构为0或1。例如, 假定: crd = '...[全文]
- Verilog HDL相等关系操作符2008/5/28 0:00:00 2008/5/28 0:00:00
- 相等关系操作符有:* = =（逻辑相等）* !=（逻辑不等）* = = =（全等）* != =（非全等） 如果比较结果为假，则结果为0；否则结果为1。在全等比较中，值x和z...[全文]
- Verilog HDL关系操作符2008/5/28 0:00:00 2008/5/28 0:00:00
- 关系操作符有：* >（大于）* =（不小于）* 45结果为假（0），而：52< 8'hxff结果为x。如果操作数长度不同，长度较短的操作数在最重要的位方向（左方...[全文]
- Verilog HDL算术操作结果的长度2008/5/28 0:00:00 2008/5/28 0:00:00
- 算术表达式结果的长度由最长的操作数决定。在赋值语句下，算术操作结果的长度由操作符左端目标长度决定。考虑如下实例：reg [0:3] arc, bar, crt;reg [0...[全文]
- Verilog HDL操作符集2008/5/28 0:00:00 2008/5/28 0:00:00
- verilog hdl中的操作符可以分为下述类型： 1) 算术操作符 2) 关系操作符 3) 相等操作符 4) 逻辑操作符 5) 按位操作符 6) 归约操作符 ...[全文]
- Verilog HDL参数描述及举例2008/5/28 0:00:00 2008/5/28 0:00:00
- 参数是一个常量。参数经常用于定义时延和变量的宽度。使用参数说明的参数只被赋值一次。参数说明形式如下：parameter param1 = const_expr1, para...[全文]
- Verilog HDL的real和realtime类型2008/5/28 0:00:00 2008/5/28 0:00:00
- 实数寄存器（或实数时间寄存器）使用如下方式说明：//实数说明：real real_reg1, real_reg2, . . ., real_regn;//实数时间说明：re...[全文]
- Verilog HDL编译指令2008/5/28 0:00:00 2008/5/28 0:00:00
- 以`（反引号）开始的某些标识符是编译器指令。在verilog 语言编译时，特定的编译器指令在整个编译过程中有效（编译过程可跨越多个文件），直到遇到其它的不同编译程序指令。完整...[全文]
- Verilog HDL系统任务和函数2008/5/28 0:00:00 2008/5/28 0:00:00
- 以$字符开始的标识符表示系统任务或系统函数。任务提供了一种封装行为的机制。这种机制可在设计的不同部分被调用。任务可以返回0个或多个值。函数除只能返回一个值以外与任务相同。此外...[全文]
- Verilog HDL中的注释2008/5/28 0:00:00 2008/5/28 0:00:00
- 在verilog hdl中有两种形式的注释。/*第一种形式:可以扩展至多行 *///第二种形式:在本行结束。3.3 格式 verilog hdl区分大小写。也就是说大小写不...[全文]
- Verilog HDL中的标识符2008/5/28 0:00:00 2008/5/28 0:00:00
- verilog hdl中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合，但标识符的第一个字符必须是字母或者下划线。另外，标识符是区...[全文]
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- 在模块中，结构的和行为的结构可以自由混合。也就是说，模块描述中可以包含实例化的门、模块实例化语句、连续赋值语句以及always语句和initial语句的混合。它们之间可以相互...[全文]
- Verilog HDL结构化描述形式2008/5/28 0:00:00 2008/5/28 0:00:00
- 在verilog hdl中可使用如下方式描述结构: 1) 内置门原语(在门级)； 2) 开关级原语(在晶体管级)； 3) 用户定义的原语(在门级)； 4) 模块实例...[全文]
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