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采用结构化ASIC设计方法来构建复杂的ASIC(二)2008/5/28 0:00:00
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将设计移植到结构化asic可让你利用与原始fpga原型设计相似的架构,这样无需asic设计经验以及昂贵的开发工具便能构建复杂的asic。 映射能力是关键 当oem系统设计工程...[全文]
平台ASIC架构突破传统ASIC设计局限性2008/5/28 0:00:00
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采用先进半导体工艺,结构化asic平台可以提供更多经预定义、预验证和预扩散的金属层,并支持各种存储器接口,能简化接口设计和时序问题。本文详细介绍了结构化asic平台的这...[全文]
ASIC设计流程2008/5/28 0:00:00
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asic设计流程图 ...[全文]
AC/DC设计、工艺模拟、器件模拟的EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 ac/dc设计・解析工具 motorexpert 椨国jasontech公司 工艺・simulato...[全文]
印刷电路版设计的EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 pcb设计工具 allegro expert 美国cadence design systems公司 pcb设计工具 spec...[全文]
测试设计EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 test - pattern 变换工具 tds iblidge/simvalidator 美国fluence technology...[全文]
PLD/FPGA 结构与原理初步(一)2008/5/28 0:00:00
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一.基于乘积项(product-term)的pld结构 采用这种结构的pld芯片有:altera的max7000,max3000系列(eeprom工艺),xilinx...[全文]
LSI Layout设计EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 寄生电容/阻抗提取工具 discovery 美国silvaco international公司 寄生电容/寄生阻抗提取工具,延...[全文]
Hard/Soft协调设计EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 hard/soft协调设计工具 cierto vcc environment 美国cadence design systems公司...[全文]
模拟/数.模混合信号电路设计EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 模拟电路simulator(仿真工具) t-spice pro 美国tanner research公司 smartspice ...[全文]
数字电路设计EDA工具2008/5/28 0:00:00
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分类 产品名 制造商 vhdl/verilog-hdl simulator(仿真工具) active-hdl 美国aldec公司 vhdl/veril...[全文]
采用结构化ASIC设计方法来构建复杂的ASIC(一)2008/5/28 0:00:00
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将设计移植到结构化asic可让你利用与原始fpga原型设计相似的架构,这样无需asic设计经验以及昂贵的开发工具便能构建复杂的asic。 在过去很长的一段时间里,大部分oem...[全文]
ASIC设计工具简单介绍2008/5/28 0:00:00
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eda方面:逻辑综合软件:又分fpga综合和asic综合。fpga综合软件有fpga express,simplify,lenorodo spectrum等等,拼写不一定准确...[全文]
FPGA正进一步蚕食ASIC和ASSP的应用市场2008/5/28 0:00:00
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作者:陆楠s 设计工程师正在面对什么样的问题,设计复杂程度增加?产品开发周期的缩短?定制化需求越来越多?开发成本的不断上涨?答案是肯定的:这些都是。在通用标...[全文]
Verilog HDL逻辑运算符2008/5/28 0:00:00
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逻辑运算符有:&& (逻辑与) (逻辑或) !(逻辑非) 用法为:(表达式1) 逻辑运算符(表达式2) .... 这些运算符在逻辑值0(假)或1(真)上操作...[全文]
Verilog HDL算术运算符2008/5/28 0:00:00
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4.6.1 算术运算符在常用的算术运算符主要是:加法(二元运算符):“+”; 减法(二元运算符):“-”; 乘法(二元运算符):“*”; 在算术运算符的使用中,注意如下两个问...[全文]
Verilog HDL数据类型2008/5/28 0:00:00
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4.5 数据类型verilog hdl 主要包括两种数据类型线网类型(net type) 和寄存器类型(reg type )。4.5.1 线网类型1. wire 和 tri ...[全文]
Verilog HDL数字值集合2008/5/28 0:00:00
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4.4 数字值集合本小节介绍verilog hdl 的值的集合和常量(整型、实型、字符型)和变量等。4.4.1 值集合verilog hdl 中规定了四种基本的值类型:0:逻...[全文]
Verilog HDL 中有两种注释的方式2008/5/28 0:00:00
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4.2 注释verilog hdl 中有两种注释的方式,一种是以“/*”符号开始,“*/” 结束,在两个符号之间的语句都是注释语句,因此可扩展到多行。如: 2004-08-1...[全文]
Verilog HDL 基本语法--标识符2008/5/28 0:00:00
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4.1 标识符4.1.1 定义标识符( identifier)用于定义模块名、端口名、信号名等。 verilog hdl 中的标识符( identifier )可以是任意一...[全文]
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