Verilog HDL中的注释
发布时间:2008/5/28 0:00:00 访问次数:1123
在verilog hdl中有两种形式的注释。
/*第一种形式:可以扩展至
多行 */
//第二种形式:在本行结束。
3.3 格式
verilog hdl区分大小写。也就是说大小写不同的标识符是不同的。此外，verilog hdl是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。
initial begin top = 3' b001; #2 top = 3' b011; end
和下面的指令一样:
initial
begin
top = 3' b001;
#2 top = 3' b011;
end
/*第一种形式:可以扩展至
多行 */
//第二种形式:在本行结束。
3.3 格式
verilog hdl区分大小写。也就是说大小写不同的标识符是不同的。此外，verilog hdl是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。
initial begin top = 3' b001; #2 top = 3' b011; end
和下面的指令一样:
initial
begin
top = 3' b001;
#2 top = 3' b011;
end
在verilog hdl中有两种形式的注释。
/*第一种形式:可以扩展至
多行 */
//第二种形式:在本行结束。
3.3 格式
verilog hdl区分大小写。也就是说大小写不同的标识符是不同的。此外，verilog hdl是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。
initial begin top = 3' b001; #2 top = 3' b011; end
和下面的指令一样:
initial
begin
top = 3' b001;
#2 top = 3' b011;
end
/*第一种形式:可以扩展至
多行 */
//第二种形式:在本行结束。
3.3 格式
verilog hdl区分大小写。也就是说大小写不同的标识符是不同的。此外，verilog hdl是自由格式的，即结构可以跨越多行编写，也可以在一行内编写。白空（新行、制表符和空格）没有特殊意义。下面通过实例解释说明。
initial begin top = 3' b001; #2 top = 3' b011; end
和下面的指令一样:
initial
begin
top = 3' b001;
#2 top = 3' b011;
end
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