当电路中要重复使用相同的功能块时， XC17S20LVI可采用元件例化语句。主程序调用子程序模块时要用到元件例化语句。此语句通常由两部分组成，一部分是组件定义，相当于主程序调用子程序模块；另一部分是组件映像，相当于连接模块，其语句格式如下：

   COMPONENT组件名称

   PORT  （组件端口名表）；

   END COMPONENT组件名称；

   组件标题：组件名称PORTMAP（[组件端口名]=>连接实体端口名，[组件端口名]=>连接实体端口名）；

   在编写VHDL语言程序时，要用到的VHDL本身自带的具有固定含义的词叫关键词，而编写人员为表达如实体名、信号名、结构体名等自己定义的名字称为标识符。

   VHDL语言编写注意事项

   ①VHDL语言编程非常灵活，不受现有硬件电路的限制，编程方法多种多样。

   ②标识符（自己定义的名字，如实体名、信号名等）的第一个字符必须是字母。

   ③标识符不能是中文或非法字母，和关链词不能一样，至少要空一格。

   ④标识符的最后一个字符不能是下划线，且不允许连续出现两个下划线。

   ⑤关键词本身不能拆分，相邻的关键词不能连在一起。

   ⑥英文字母不区分大小写，可大小写混用。

   ⑦有些语句在一行的后面有分号，表示这行表达的含义结束，如果后面无分号，说明所表达的含义没结束。

   ⑧电平用单引号，二进制用双引号。

   ⑨如果用顺序语句，就必须放在进程(PROCESS)语句里讨论，讨论后要结束进程。

   ⑩ARCHITECTURE和PROCESS后必须有BEGIN来启动程序，后面必须要END;要用元件例化语句（即调用子电路模块）和SIGNAL定义内部信号，并且必须紧跟在AR-CHITECTURE后。

   ⑩编写时序电路时，要有时钟语句。在时钟语句出现之前，实现语句表达的逻辑功能不需要时钟，在时钟语句出现之后，则需要时钟。

   ⑥先讨论的后结束，后讨论的先结束，之间不能交叉。

   ⑩主程序调用子程序时，应先调用子程序模块，然后连接。

   ⑩应该以实体的名字保存，后缀为．vhd，最好在“C：\maxplusⅡ”路径下保存，该路径下如果有与实体名一致的原理图，则应该将实体的名字改掉，用新名字保存。

   ⑩层次化设计时，各模块的名字以及底层和顶层酌名字不能一样。