在晶体管一晶体管逻辑(TTL)门情况下，大部分CD4030BM96振铃将出现于负跳变时，如图10-2所示。因为TTL有一个内部电阻与电源正端串联。对于CMOS逻辑门，振荡通常在正跳变和负跳变时都会出现，这是因为它没有内部电阻，如图10-3所示。    

   在数字逻辑电路中第二神噪声源可以参照图10-3加以理解，这是采用有极性输出电路（即在下拉晶体管顶端有一上拉晶体管）的CMOS逆变器逻辑门的典型示意图。当输出是高电平时，P通道晶体管（上面的）导通，N通道晶体管（下面的）断开。与之相反，当输出  图10-3有极性输出毫话的CMOS逻辑门的基本示意图

是低电平时，N通道晶体管导通，P通道晶体管断开。

   然而，在开关过程中有一很短的时间内两个晶体管是同时导通的。这种传导叠加将导致在电源和地之间存在一低阻抗连接，在每个逻辑门上将产生50～lOOmA的很大的瞬态电源电流尖峰。大的集成电路，例如微处理器可以产生大于10A的瞬态电源电流。这种电流可以用不同的名称，例如叠加电流、竞争电流或直通电流。TTL以及其他大多数逻辑电路也会产生类似的效应，然而瞬态电流的峰值会低些，因为TTL有一个限流电阻与有极性输出电路串联。注意，虽然CMOS与TTL相比具有较小的稳态或平均电流，然而它有较大的瞬态电流。但是射极耦合逻辑电路( ECL)不用有极性输出结构，因此当它开关时不会产生很大的瞬态电流。

   因此，不论何时开关数字逻辑门，电源都会产生很大的瞬态电流。这个电流给负载电容充电，并且为极性输出电路提供短路电流。这个电流流经电源和接地导体的电感，使电源电压产生很大的瞬态电压降。在CMOS逻辑电路中，这种大的瞬态电源电流是主要的噪声源，并且导致这些电路产生辐射发射。解决方法（参见第11章）是在每一个集成电路(IC)附近提供一电荷源，如去耦电容或电容器，供瞬态电流通过，使其不流经电源和接地导体的所有电感。

   为了使这两种内部噪声源产生的噪声最小，所有的数字逻辑系统必须遵循如下原则设计：

   (1)低阻抗（电感）接地系统；

   (2)每个逻辑集成电路旁设置一电荷源（去耦电容器）。

   本章将对实现低电感接地的有关内容进行介绍，第11章将对去耦或配电等内容进行介绍。