MAX+PLUSⅡ是一套进行FPGA／CPLD设计的高级设计软件，它基于‘Windows操作系统，XC1765DSC支持多种模块设计输入方式，如原理图、AHDL、VHDL、Verilog语言等。支持逻辑功能仿真、器件时序仿真及逻辑综合，是一种先进的FPGA／CPLD设计系统。

   1．原理图编程的基本步骤

   打开软件一进入原理图／文本编辑状态一绘制原理图／输入VHDL程序一选择目标器件一锁定引脚（如不下载，此步可略）一保存（．gdf或．vhd格式）一设定为当前文件一编译一仿真测试（此步可略）一下载一实物测试。

   2．原理图编程的注意事项

   ①输入的原理图的输入／输出端必须加榆入／输出标志。

   ②所有输入／输出端必须命名不同的名称。

   ③原理图内部接高、低电平分别接V、GND。

   ④导线命名，相同名字的导线是相连的。

   ⑤导线不要悬空，不要有断头，不要跨越器件，不要和器件虚线框重合，器件不要交叠。

   ⑥凡要下载的电路图或程序必须锁定到不同的引脚上。

   ⑦对FPGA系列器件，下载．sof文件；对CPLD系列器件，下载．pof文件。

   ⑧保存文件时，不能用中文名字保存，也不能保存在中文文件夹下。

   3．仿真步骤

   ①先建立一个波形编辑文件，进入波形编辑窗口。

   ②鼠标指到波形编辑窗口左边区域，按左键，再按右键，出现窗口，选中最下一行的内容。

   ③点击上面的“I。ist”按钮，把仿真用的引脚全部调出来。

   ④设定仿真参数，如栅格尺寸、仿真结束时间和屏幕显示时间范围等。

   ⑤给所有的输入端加上输入信号波形。

   ⑥将输入编辑文件以后缀为．scf的形式保存。

   ⑦执行仿真命令进行仿真。

   4．锁定引脚，下载测试

   ①下载之前必须选择好器件。

   ②将输入／输出锁定到器件的I/O引脚上。

   ③锁定引脚方法：将输入脉冲锁定到IN脚上，系统的清零端锁定到特定引脚上：3脚(EPF10K10)、1脚(EPM7128S)，输入／输幽信号锁定到I/O脚上。

   ④下载。下载后在系统上进行硬件测试。