弹性压缩：在自动测试模式生成(ATPG)期间，通过嵌入在解压逻辑中的寄存器，按序控制多个扫描周期的关注数据位，确保压缩比提高至400倍以上时，仍可保持满意的故障覆盖率。

嵌入式存储器总线支撑：插入共享测试访问总线，同一IP核中的多个嵌入式存储器可全速执行可编程存储器内建自测试(PMBIST)。该功能还包括针对鳍式场效应晶体静态随机存储器(FinFET SRAM)和汽车安全应用的全新可编程软件测试算法。

强大的通用脚本和集成调试环境：可测性设计(DFT)逻辑插入及ATPG功能采用全新、且标准统一的TCL脚本语言和调试环境，兼容Cadence Genus™ 综合解决方案、Innovus™ 设计实现系统及Tempus™ 时序签核解决方案。

标准包装：20类别：继电器家庭：功率继电器，高于 2 A系列：HJ包装：散装继电器类型：通用线圈类型：无锁存线圈电流：75mA线圈电压：12VDC触头外形：4PDT（4 C 型）额定接触（电流）：5A开关电压：250VAC，125VDC - 最小值导通电压（最大值）：9.6 VDC关闭电压（最小值）：1.2 VDC工作时间：20ms释放时间：20ms特性：-安装类型：可插端子类型：插入式触头材料：银（Ag）线圈功率：900 mW线圈电阻：160 欧姆工作温度：-40°C ~ 70°C其它名称：255-1687HJ4DC12V

全新Modus™测试解决方案。该方案助设计工程师将产品测试时间缩短最高三倍，从而降低生产测试成本，进一步提高硅产品利润率。新一代测试解决方案采用物理感知2D弹性压缩架构，在不影响设计尺寸及布线的前提下使压缩比高达400余倍。

针对测试设计过程中的挑战，Cadence® Modus测试解决方案采用以下创新功能：

2D压缩：扫描压缩逻辑可在晶片平面布局上构成二维物理感知网格，从而提高压缩比并缩短线长。在压缩比为100倍的情况下，2D压缩线长最高可比业内现行扫描压缩架构缩短2.6倍。

(素材来源：eccn和ttic.如涉版权请联系删除。特别感谢）