优化框体背板时钟匹配电阻的滤波电容,改为0.1uF和0。⒆2uF。由如图6.30所示的电容阻抗特性曲线可知,两电容并联后的滤波范围在几十兆赫兹之间。 I354SOG修改完后,再进行测试,并联两电容后的测试结果如图6.31所示。

   图6.31 并联两电容后的测试结果

   图6.31中的测试结果与以前的测试结果相比有改善,说明干扰与ⅤT电源层有关,但是耦合发生在背板还是主控制板,需要进行进一步的定位。

   利用专门加工的接插件将主控制板输出的32.768MHz时钟上拉到Ⅴm,然后启动主控制板,通过接插件上拉的原理图如图6.32所示。

   通过接插件上拉后再进行测试,结果如图6.33所示。

   图633 通过接插件上拉后的测试频谱图

   再在电源线上套上磁环后进行测试,得到如图6.34所示的结果。