对外部或内部时钟源使用ⅤD】l去耦电容可以降低电磁干扰,去耦电容的布局对于降低时钟源组件封装的发射来说非常重要,AD8603AUJZ-REEL7所有电容都应该布局在离ⅤDD引脚⒛血l的范围以内。去耦电容的值是根据电容的谐振频率来定,对于较高频率时钟发生器而言,100~1000pF的电容比较合适。

   缩短高频信号布线长度以及减小信号回路面积可有效抑制电磁干扰。同时,在时钟源上设置RC滤波器来控制上升和下降时间可降低电磁干扰,因为较慢的上升和下降时间产生较低的高频分量。

   确保时钟芯片的电源引脚紧邻地引脚可以使电源回路最小化。使电源和地引脚引线平行而且互相靠近,这样可以有效地降低电磁干扰。当信号噪声源不能消除时,采用滤波器可以有效地实现噪声抑制。磁干扰滤波器以及铁氧体磁珠是最常用的滤波器。