DRAM不断地按比例缩小使得必须在更小的单元面积中制备存储器电容。同时,为了保证被存储数据的可靠性,也要求电容数值至少不能低于25~35fF。ADM483EARZ-REEL这导致了高介电常数(高庀)介质材料的引入,如四方晶系的氧化锆、氧化钽、掺杂Ba/Ti的高庀介质或这些材料的多组分层叠结构,以及3D存储器结构。在亚笱nm技术代之后将等效氧化层厚度缩减到1.0nm以下,同时保持很低的漏电流水平(每单元几飞安)是DRAM工业界面临的一个严峻挑战。

   另一方面,闪存器件的关键挑战是隧道介质的不可按比例缩小性、多晶间介质的不可按比例缩小性、介质材料特性、尺寸的控制等。对于闪存器件,持续的按比例缩小和写入电压的降低,将需要使用更薄的多晶氧化物和隧道氧化层。隧道氧化层必须要足够厚,以保证足够的保持时间,但同时它也需要足够薄,以使得擦除和

写入变得更加容易。而多晶氧化物也必须足够厚以保证保持时间,同时又要足够薄以保证几乎恒定的耦合比。这个困难的折中问题阻碍了按比例缩小,这需要将高佬材料和3D结构的器件引入到闪存工艺。尽管通过电荷陷阱层或内嵌的纳米晶体层来取代浮栅会对按比例缩小有所帮助,但是,在读/写循环中,如何在按比例缩小的

器件空间内的陷阱层中保持足够多的电荷量,以确保充分的读出是一个严峻的挑战。这在多级单元(MLC,Multi Level Ccll)中将变得更加严峻,在ML中,不同的存储位之间只有不到十个电子的差别。