将设计移植到结构化asic可让你利用与原始fpga原型设计相似的架构，这样无需asic设计经验以及昂贵的开发工具便能构建复杂的asic。 在过去很长的一段时间里，大部分oem系统设计工程师利用fpga为系统级原型和验证实现定制数字逻辑。由于用fpga无法达到预期的生产成本目标，所以设计工程师在量产的时候纷纷转而使用asic以为降低成本。直到近期，asic设计还仅限于基于单元的asic解决方案。最近，新型的结构化asic的问世使人们在基于单元的asic之外又多了一种选择。结构化asic具有与基于单元的asic几乎媲美的密度、速度、功耗，以及更低的nre费用、更短的开发周期，并具有良好的兼容性和低成本设计工具，这些都让结构化asic在性能要求不特别高的应用中成为理所当然的选择。因此，结构化产品将在今后的asic市场上扮演越来越重要的角色。结构化asic架构基于一些预设好的功能块(逻辑功能、定时脉冲发生器、存储器和i/o)，这些功能块以结构化的方式被嵌入基本阵列中。asic的核心区域主要由实现逻辑功能的宏功能块组成，同时还有一些固定数量的存储器功能块。存储器功能块有时集成在宏功能块里，并分布在整个阵列中，有时它们也会作为更大功能块被嵌入阵列的核心。核心区域里也会包括专用的嵌入式功能块，例如定时脉冲发生器，这些功能块被用来优化性能并执行个别设计(由结构化阵列实现的)的频率合成操作。如今，大多数结构化架构都很灵活，完全可以嵌入更多更复杂的ip功能块，比如微处理器核心等。 结构化asic与门阵列 尽管结构化asic具有预扩散特性，但它和以前的门阵列器件仍有许多不同之处。门阵列器件利用预扩散晶体管控制生产周期，而结构化asic则关注设计周期和减少从设计概念到备齐物料的时间。这就是为什么asic产品往往包含内置测试电路和预设计的电源栅格的原因。这也许不会在生产周期上省很多时间，但在硅结构进行这些预设计，逻辑设计师们却省下很多时间，也不必为复杂的测试和信号完整性验证而购买专用工具了。结构化asic通过这种“生成即保证正确(correct-by-construction)”的方法直接控制设计周期和生产周期，这是超越门阵列产品的一个重大进步。图1a以ami semiconductor公司的xpressarray为例，描述了结构化asic的架构。在这个架构中，定时脉冲发生器dll和pll函数已经过预设计，并被嵌在i/o环(i/o ring)旁边的阵列。焊盘环(pad ring)里8个i/o组的每一组都经过预设计，以适应几个电源电压中的其中一个。这种灵活的焊盘环架构令i/o组中每个i/o缓冲都能被编程成任何一个可用的i/o标准。

图1a。

其次，另一个重要方面是在器件中预设计并嵌入了可测试性设计(dft)功能。此外，目前结构化阵列中的dft功能和工业标准的cad工具是兼容的。与基于单元的asic相比，这个特性能减少开发时间和前期的nre投入。xpressarray灵活地预设计了dft功能，并在宏单元中包含dft扫描复用器(scan multiplexer)。同时，针对每个特定设计的需要，布线工具可以布好复用器和触发器之间的走线。这种特性优化了设计流程并可适应多时域设计，而不必为没有用到的触发器消耗功率。还有一个特性就是物理设计的关键性能(如时钟分配和电源总线)常常都是预设计的。在这一方面，基于单元的asic设计需要耗费很多宝贵的工程时间、费用和开发进程。举个例子，设计工程师可通过架构的固定布局对结构化asic的底层规划进行预设计，但可能要用数周到数月时间进行基于单元的asic设计的底层规划，从底层规划和静态时序分析都需要反复修改。 宏阵列 在结构化asic的核心部分是一个“宏阵列(sea-of-macros)”架构，它为每一个特定设计实现定制逻辑。图1b详细给出了xpressarray里单个宏的配置，这个配置被复制用于并遍布整个宏阵列架构。一个宏，或者一组宏，可以被用来在整个结构化asic中实现逻辑功能。图1c说明了如何定义宏功能，以及通过金属化层实现oem定制设计。

图1b。

图1c。

在这种架构核心里，嵌入式存储器功能块有效。这些存储器功能块可以作为宏功能块设计的一部分，分布在整个核心里，同时它们也可以作为一个独立功能块嵌入核心架构中。在图1a和1b中，存储器都已经过预设计，并在阵列核心中与宏集成。每个宏都有8b的存储器，通过将多个宏组合在一起，可构成一个512b的存储器功能块。每一个