如果将闹时时间固化在可编程逻辑器件内部，KSC2073就必须设计时间译码电路，如_图7.10所示。其中图7. 10(a)为分个位(fgw)时间译码模块；(b)为分十位(fsw)时间译码模块；(c)为时个位(。gw)时间译码模块；(d)为时十位(ssw)时间译码模块。时间译码模块的输入端接相应的计数器输出，输出端是在对应输入时的输出高电平。下面以分十位( fsw)时间译码模块说明，具体电路如图7. 11所示。

   当分十位计数器的Q。Q．Q。分别为000、001、010、011、100、101时，其输出FSo、FS1FS：、FS。、FS。、FS。分别出现高电平。如图7.12所示是闹时时间预置模块，从图中可知，本课题预置了8个闹时时间，分别为1：20、1：25、1：30、2 2 30~3：35、4：45、8 2 55、10：15，即到这8个预置闹时时间时，该模块输出1分钟宽度的高电平。