1．十进制加法计数器设计

   作用：用于构成七进制、秒60进制、分60进制、24进制，作为星期或时间显示。

   设计方案A：KSC1507用D触发器或JK触发器进行原理图设计。

   设计方案B：用VHDL语言设计。

   设计方案C：直接调用软件里74LS160器件。

   2．时间计时电路设计

   计数器选十进制同步计数器74LS160（软件里：74LS160）、七段译码器选74LS48(软件里：74LS48)、显示器选共阴极七段数码管4205，如图7.7所示是通过清零复位设计成的24进制计数译码显示图，如图7.8所示是通过清零复位设计成的60进制计数译码显示图，个位到十位的进位只要将个位的进位端反相再接到十位的时钟端就行，秒到分、分到时的进位是将复位脉冲作为进位信号接到时钟端。如果此部分电路用硬件实现就用静态显示，如果用软件设计和可编程器件实观，建议采用动态扫描显示。

   3．整点报时提示

   整点报时含义：59分为基数51”- 52”53”一54”55”- 56”57”一58”59”- 60”（复位为00分00秒），响1秒停1秒，奇数响，偶数停，前4响声音较小（可用500 Hz方波脉冲驱动），最后1响声音较大（可用1 kHz方波脉冲驱动）。电路设计如图7.9所示。与门1取出59分信号，计数到59分时输出高电平，与门2取出51～59秒信号，奇数秒时输出高电平，偶数秒时输出低电平，与非门3在59分50奇数秒时输出低电平，送至74LS153数选器的A，，1 kHz信号送至数选器的D．，经D触发器分频后得500 Hz的信号送至数选器的D。，与门4到59秒时输出高电平送至数选器的A。，对数选器而言：A，A。=00时，选择Do，即用500 Hz信号驱动喇叭；A，A。一01时，选择D，，即用1 kHz信号驱动喇叭；A，-1时，喇叭肯定不响。