正如本章所述的几个例子所证实的，PCB设计者会多次面临是把关键信号层埋在平面之间（目标4）以屏蔽它们，还是把关键信号布设在与同一平面相邻（目标6）的两层上的选择。

   尽管与流行的习惯相反，我认T356E106K025AT为有重要证据表明：对于高频电路，良好的EMC性能和信号完整性，将关键信号布设在与同一平面相邻的层上应优于把关键信号层埋在平面之间来屏蔽它们。用这种方法可以改进高速PCBs的EMC性能和信号完整性（Archambeault，2002，第191页）。将信号布设在与同一平面相邻的层上会显著减小返回电流路径的电感，因为大部分PCB设计者不能或者不想在信号迹线的导通孔附近提供平面到平面的导通孔，见16.3.3节的讨论。

   因此这就提出为高层数、高速数字逻辑电路板确定最佳叠层的一般步骤。基本的叠层应该包括两种基本结构的多重组合：两个信号层与同一平面相邻（信号一平面一信号），如图16-29(a) 所示，以及相邻的电源和接地平面对，如图16-29 (b)所示。这两种结构可以以多种方式组合形成6层或更多层的PCB。

   (a)两信号层与同一平面相邻    (b) -个电源·接地平面对

   图16 -29多层板的两个基本构建区块

   例如，图16-18所示的6层叠层包含两组图16-29 (a)所示的基本构建区块，而图16-21所示的8层PCB叠层使用了两组图16-29(a)所示的基本构建区块与一组图16-29 (b)所示的构建区块组合。

   图16-30表示一个用了四组图16-29(a)所示的基本构建区块，有8个布线层的12层电路板。这种叠层没有相邻的电源平面和接地平面，所以它只满足原来6个目标中的5个。

   把图16-29(b)所示的基本构建区块加到图16-30历示的板中心就形成了满足所有设计目标的14层板。