在编程下载前必须利用EDA工具对综合生成的结果进行模拟测试，即仿真。仿真就是让计算机根据一定的算法和一定的仿真库对VHDLNerilog设计进行模拟，以验证设计，排除错误。
    (1)行为仿真
    行为仿真也叫预仿真或逻辑仿真，其目的是在用器件实现之前判断逻辑是否正确，由于没有用到实现设计的时序信息．所以此时的仿真延时基本上忽略不计，处于理想状态。它可以在设计初期纠正设计中的错误，这是十分重要的一步。一般来说，除了最顶层的原理图要进行行为仿真以外，每一层原理图、每一个用户自生成的模块都要进行行为仿真，及时发现错误。
    (2)时序仿真
    时序仿真检验装载在指定器件的设计在最坏的条件下按所需速度工作的情况，它是在对设计进行映射、布局、布线之后进行的，这时所有设计中的延时都是已知的。如果仿真结果显示由于延时影响而造成逻辑的错误，就需要在设计输入时对关键电路进行设计约束。可直接在设计输入中修改受影响的路径或利用设计约束文件加以限制，最终消除延时对电路的影响。仿真文件中已包含了器件硬件特性参数，因而仿真精度高。 AT24C08AN

http://dlbdz-2.51dzw.com