arm指令在时序上是s、n、i和c周期的混合，如表所示。

　　表 arm时序周期

　　各种类型的周期都必须至少与arm的时钟周期一样长。内存系统可以伸展它们，对于典型的dram系统：

　　（1）n周期变成最小长度的两倍（主要因为dram在内存访问是非顺序时要求更长的访问协议）。

　　（2）s周期通常是最小长度，但偶尔也会被伸展成n周期的长度（在从一个内存“行”的最后一个字移动到下一行的第一个字的时候）。

　　（3）i周期和c周期总是最小长度。

　　对于典型的sram系统，所有类型的周期典型的都是最小长度。

　　例如，在8mhz arm中，一个s（顺序）周期是125ns，而—个n（非顺序）周期是250ns。应当注意到这些时序不是arm的属性，而是内存系统的属性。例如，一个8mhzarm可以与一个给出125ns的n周期的ram系统相连接。处理器的频率是8mhz只是简单地意味着如果使任何类型的周期在长度上小于125ns，则它不保证能够工作。

　　有缓存的处理器所有给出的信息都依据arm的时钟周期。它们不按固定的速率发生，缓存控制逻辑在cache不命中的时候改变提供给arm的时钟周期来源。

　　典型地，有缓存的arm有两个时钟输入：“快速时钟”fclk和“内存时钟”mclk。在cache命中的时候，arm，的时钟使用fclk的速度并且所有类型的周期都是最小的长度，从这点上看，cache在效果上是某种sram。在cache不命中发生的时候，arm的时钟同步为mclk，接着以mclk速度进行cache行填充（依赖于在处理器中涉及的cache行的长度使用n＋35或n＋75个周期），接着arm的时钟被同步回到fclk。

　　内存控制器使用这个简单的策略：如果请求一个n周期，则把访问作为不在同一行来对待；如果请求一个s周期，除非它效果上是这行的最后一个字（可以被快速检测出来），否则把访问作为同行米对待｀结果是一些s周期将持续与n周期相同的时间。

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