HMC7044时钟抖动衰减器可在数据转换器系统中产生源同步且可调的样本和帧对齐(SYSREF)时钟，使JESD204B系统设计得以简化。

该器件具有两个锁相环(PLL)和重叠的片内压控振荡器(VCO).第一PLL将一个低噪声、本地压控时钟振荡器(VCXO)锁定至噪声相对较高的参考,而第二PLL将VCXO信号倍频至VCO频率，仅增加非常小的噪声。

对于蜂窝基础设施JESD204B时钟产生、无线基础设施、数据转换器时钟、微波基带卡和其它高速通信应用，HMC7044架构可提供出色的频率产生性能，相位噪声和积分抖动均很低。

HMC7044时钟抖动衰减器主要特性

支持JEDEC JESD204B

超低均方根抖动：50fs（12KHz至20MHz，典型值）

噪底：-162dBc/Hz (245.76MHz)

低相位噪声：<-142dBc/Hz（800kHz至983.04MHz输出频率）

PLL2提供多达14路差分器件时钟

支持最高5GHz的外部VCO输入

片内稳压器提供出色的PSRR

这款简约的解决方案体现了当今市场对车载信息娱乐系统强大功能的需求，包括导航装置、天线模块、放大器、调谐器、Blue-ray™播放器、后座娱乐系统、仪表组件、平视显示屏和摄像头

新器件为客户提供了一个令人兴奋的新选择，令其得以成功部署高效的信息娱乐网络，并帮助其在保护对MOST150技术的现有投资的同时实现从光缆到同轴电缆的轻松迁移。采用OS82150的设计非常简单，可轻松实现系统总成本的优化。

基站应用中有许多串行JESD204B数据转换器通道需要将其数据帧与FPGA对齐。