RTD14024F结构级描述,前面介绍了用HDL中的过程语句,对交通灯控制系统的功能进行寄存器传输级描述。使用开发软件中的逻辑综合工具对其进行编译,就可以获得等效的门级电路描述。也可以根据构成电路的元、器件以及它们之间的连接关系,直接对交通灯控制系统进行结构级描述。

根据图10.2,6所示的交通灯控制系统结构可知,电路由三部分组成:控制单元、定时器和输出译码电路。按照数字系统自上而下分模块、分层次的设计方法,整个系统HDL描述分为三个层次,如图10.4.1所示。顶层系统的HDL描述是由控制单元、定时器和输出译码电路三部分的HDL描述组成。而控制单元又由底层的两个D触发器和3个4选1数据选择器构成。例10.4.2给出了交通灯控制系统结构,交通灯控制系统层次结构框图定时器TimerD触发器FF1~FF2用可编程逻辑器件实现数字系统顶层模块.

级HDL描述,它由6个模块构成,可以分为4部分:第一个顶层模块调用3个设计块。调用时端口采用了两种连接方式,U0、U2是位置对应的调用方式,即调用时端口的排列顺序必须跟下层模块定义时端口的排列顺序一致;U1是端口名称对应的调用方式,端口顺序可任意排列,圆括号内部是顶层模块使用的端口名称,圆括号外部是下层模块使用的端口名称。

后面3个模块描述了控制单元、D触发器和数据选择器。

第五个模块描述了定时器。

最后一个模块描述了输出电路。

与寄存器传输级类似,顶层模块定义了系统的输人和输出。由于在底层说明了输出信号的类型,这里可以省略。顶层模块由后面3个模块构成,它们的输入输出端口中,有些是系统的输入输出端口,有些则是系统内其他模块产生的内部信号。例如控制模块U0的输人T1、Ts、Ty,是定时器U1的输出。控制模块是根据图10.2.9描述的。其中两个D触发器的输人Y2、Y1和输出Q1、Q0均定义为wire类型,这是因为触发器现态Q1、Q0作为控制单元的输出是组合型的,而Y2、Y1是后面调用的组合电路数据选择器的输出。控制模块调用了3个选择器模块和2个D触发器模块。然后描述D触发器和数据选择器模块。数据选择器的输出Y定义为reg类型,是因为always块中,被赋值的信号必须是reg型。

最后两个模块是具有同步清零的定时器和输出译码电路。其中M60、M30、M5和HG、HY、HR、FG、FY、FR定义为wire类型,是因为后面的assign语句要求被赋值的信号必须是Wire型。

比较器74x85的三个输入端有何作用?

用两片74x85串联,连接成8位数值比较器时,低位片中的几端应作何处理?

算术运算是数字系统的基本功能,更是计算机中不可缺少的组成单元。本书第1章介绍了二进制数的算术运算,下面介绍实现加法运算和减法运算的逻辑电路。

相加的一种组合逻辑电路。如果只加。实现半4,4.16所示的真值表表示,其中A

数。由真值表可得逻辑表达式由上述表达式可以得出路中的基本单元,1位二进制数没有称为半算可用表B是两个加数,S表示和数,C表示进位不,图4.4.30(b)所示是半表4.4.16 半加器真值表

s=AB+AB

C=AB

由异或门和与门组成的加器的图形符号。

全加器能进行加数、被加数和低位来的进位信号相加,并根据求和结果给出该位的进位信号。

根据全加器的功能,可列出它的真值表,如表4.4,17所示。其中处和B分别是被加数及加数,Ci为低位进位数,s为本位和数(称为全加和),C。为向高位的进位数。为了求出s和C。的逻辑表达式,首先分别画出s和C。的卡诺图,如图4,4,31所示,其中C。的包围圈是为了便于利用处B结果,得由式(4.4.10)可以画出1位全加器的逻辑图,如图4.4.32(a)所示,它是由两个半加器和一个或门构成的,图4.4.32(b)所示是它的图形符号。