Monterey Design Systems公司宣布推出可对数百个硬件宏进行自动布线，并减小复杂SoC芯片尺寸的设计规划技术。

这种“AFP技术”可无缝集成到各种主流后端设计流中，可提高SoC在单位面积芯片尺寸至关重要的多种应用中的利润。对于带有多个硬件宏的SoC而言，传统的人工布线设计规划方法或早期的自动模块定位器并不能生成最优效果，利用率低且芯片尺寸更大。通过在带有20个硬件宏的设计规划工艺中引入AFP技术，Monterey的客户可以有效地减小芯片的尺寸。

这项AFP技术可以集成到Cadence Design Systems、Synopsys和Magma Design Automation等公司的物理设计流中，且无需更改IP或库。AFP技术的早期用户证实该项技术在所有三种主要设计流中均可获得相当的质量效果，使芯片减小相当的尺寸。