一个好的电阻需要满足下面条件：电阻值很容易定义，P89V52X2FN并且与衬底之间的寄生电容非常小，可以忽略。接触区电阻的大小虽然难以做出估计，但是也应该非常小，可以忽略，最大也不能超过一个方块的大小。使用的绝缘介质（如二氧化硅）应该是介电常数相对较高的材料（如场氧化层）。满足这些条件后，长且薄、制造在厚绝缘介质上的高电阻率的材料（如500个方块的薄层电阻为lkQ的电阻）就形成了一个很大的电阻（如500kCZ），并且具有最小的寄生电容。如此高阻值的电阻一般会弯曲成蛇形进行设计和制造，以方便将所有的长度都包含在一个比较合适的模块区域中，如图2.3(a)所示。由于电荷载流子会选择方块中电阻最小的通路进行传输，蛇形电阻的每一个拐角处的阻值近似等效为半个方块大小的阻值。

           
    电阻的偏差主要来源于器件的电阻率（如掺杂浓度），在工艺中的不同批次中通常具有±20%的变化。因为电阻工艺绝对偏差性能相对较差，但是在整片硅芯片上，电阻率的一致性较好，所以集成电路设计工程师通常需要依赖类似器件的匹配性能进行设计。由于同一芯片上电阻率的一致性较好，那么电阻的匹配性能就取决于整个电阻长上宽度的一致性。一般来讲，每个电阻各自宽度的变化(如lOOnm)在整个电阻宽度上仅占很小的比例，那么电阻宽度一致性就较好。所以电阻宽度越宽（如工艺允许最小宽度的3～5倍），匹配性能越高（如±1%）。
    针对多晶硅电阻的情况，宽度变化取决于在电阻长度上光刻速率的一致性，如果先刻已经完成，那么就将由下一步工序决定。基于这样的原因，设计师们通常需要保证各电阻条间距相同，相同材料的相邻电阻条包围所有的电阻条，如图2.3(b)所示，其中，外侧电阻条是为了减小光刻误差而增加的薄冗余器件。但是，在拐角的内侧不可能加一个间距相同的冗余电阻条，除非电阻条之间的距离d足够大，但是也不可能在拐角内侧的终端处增加冗余电阻条。因此通常情况下，在电阻版图设计时避免使用拐角，而应采用金属连接电阻单元，如图2.3(b)所示。当然，如果版图面积限制因素比匹配性能更为重要的时候，拐角的使用就不可避免了。
    值得提醒的一点是，为了提高两个电阻（如Ri和R）的匹配性能，它们的电阻条单元可以互相交叉，如图2.3(b)所示，这样也可以将整个芯片上由于引入工艺产生的电阻梯度（如掺杂浓度）的影响平均化。为了达到类似的目的，电阻也应该尽可能设计为共质心形式，即共质心结构，也在该图中进行了说明。最后，增加电阻单元的数目并将它们相互交叉也可以提高统计粒度和版图精度，从而提高匹配性能。