同步计数器中，所有触发器EP3C5E144C8N共用一个时钟脉冲，在计数过程中，各触发器状态变化均与时钟脉冲同步，因此它的计数速度较快。同步二进制计数器有加法计数器电路、减法计数器电路和可逆计数器电路3种。
    图8-90所示是用4个主从型JK触发器和两个与门电路构成的串行进位异步四位二进制加法计数器电路。电路中，Rd是这一加法计数器的置0输入端，为负脉冲触发；CP是计数脉冲输入端；Q4～Ql是计数器的四位数码输出端，其中Q4为最高位，Ql为最低位；Fl～F4是4个JK触发器，A和B是具有两个输入端的与门。
    JK触发器中，只有当J、K两个输入端均为1时才有计数功能，所以触发器Fl的J、K输入端均悬空（这样输入端为高电平）。
    从电路中可看出，计教脉冲从各触发器的CP端同时输入，这一点与前面介绍的异步计数器电路是不同的。
    计数前先清零，即在Rd端加上负脉冲，这样计数器输出状态为0000，  即Q4=0，Q3=0，Q2=0，Ql=0。下面根据输入计数脉冲CP分成几种情况分析这一电路的加法计数过程。

    同理，当计数脉冲CP不断加到CP端时加法器不断做加法计数，电路工作原理和电路分析方法同上面一样，在此省略。
    通过上述分析可知，计数脉冲CP是同时加到各JK触发器的CP端，但是在计数过程中，低位向高位的进位信号是一级级向上的，这种计数称方式为串行同步计数。