半加器可以用异或门构成，也可以EP1S25F672I7用与非门构成。图8-56所示是采用与非门构成的半加器电路。从图中可看出，这一电路由6个逻辑门电路构成，其中逻辑门A～E是两个输入端的与非门，F是非门电路。

           
 
    表8-14所示是这一电路4种情况下的工作8.3.2全加器
    半加器只有两个输入端，不能处理由低位送来的进位数，全加器则能够实现二进制全加运算。
    全加器在对两个二进制数进行加法运算时，除了能将本位的两个数A、B相加外，还要加上低位送来的进位数Cn-l。所以，全加器比半加器电路多一个输入端，共有3今输入端。全加器仍然是一个1比特加法器电路，与半加器相比只是多了一个低位进位数端。
    图形符号
    图8-57所示是全加器图形符号。从图中可看出，它与半加器的不同之处就是多了一个输入端Cn-l，称为低位进位数端。A是加数输入端，B是被加数输入端，Sn是和数输出端，Cn是向高位进位数输出端。
    全加器可以用异或门构成，也可以用与非门构成。