下面我们看一下实际的同步管道突发式sram，这次我们作为实例的产晶是cypress公司的128k×36位的cy7c1347b。之所以采用36位而不是32位，是因为考虑到每隔8位（一个字节）能进行验证的情况。

　　cy7c1347b的内部框图如图1所示，信号种类如图2所示。这些信号除了以一字节为单位进行写人操作的bw″信号以外，还包括进行onjl位整体写入操作的gw。在cpu的突发周期中，当可以一次性更新1字大小（36位）的数据时使用gw；当从外部更新1字节或2字节大小的数据时使用bw刀信号，这样就可以只更新相应的字节数据。另外，用于地址锁存的信号包括adsc和adsp两个信号，adsc用于来自缓存控制器的存取；adsp用于来自处理器的存取。adsp与adsc在写存取时的处理上存在若干不同，这将在以后进行说明。

　　图1 cy7c1347b的内部框图

　　图2 cy7c1347b的信号

　　与主存储器相比，高速缓冲存储器被要求快速操作。因此为了尽可能不在外部对控制信号进行处理，所以准备了多个类似这样用于存取的信号。

　　例如，通常情况下，cpu的ads（地址选通）信号与adsp信号直联，而缓存控制器与adsc信号直联。这样，当cpu访问外部总线时，其地址也被同步管道突发式sram提取。

　　进行读操作时，缓存控制器判断其范围内的数据是否被存放（是否命中？）于同步管道突发式sram（缓存数据ram）中，如果数据存在则操作控制信号，以便读出同步管道突发sram的数据。如果是写操作，则使owe信号有效，进行数据的更新。
　　
　　当成为外部总线主控器的器件要读取存储器时，缓存控制器利用adsc信号，为同步管道突发式sram提供外部总线主控器读出的地址。

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