本文阐述了当今流行的验证技术(形式验证、随机、定向、约束随机、断言、属性检查)和语言(systemc、c/c++、systemverilog、open-vera、e等等)，还探讨了各种验证技术在数字asic传统设计流程中的场合(应采用何种技术和语言)和时机(设计者何时需要运用某项特定的技术或语言)。 功能验证在设计周期中占了最大的一部分，这是一个人所共知的事实。然而，面对如此众多用于缓解该问题的现有技术，我们真正应该采用的是哪一项(或哪几项)？得到的答案通常并不简单明了，而且往往令人感觉含混不清和成本昂贵！ 抽象级越高，设计就越容易；同理，抽象级越高，就越容易犯较大的错误。如果产生架构缺陷，就有可能损害整个芯片，这与发生在逻辑门连接表级上的导线误连接是截然不同的(后者可通过重新连线的方法得到修复)。 以verilog为例，它为设计者提供了一个较为简易的接口，以便在一个相当抽象的等级上进行设计。然而，如果设计者并不知晓在多个设计周期中获得的语言的细微差别，那么就非常容易犯错。许多论文重点阐述了verilog误用的不良后果。当设计曾经是瓶颈时，verilog独立地使设计生产率取得了指数性的提高(如采用原理图捕获)，并首先推进了复杂芯片的开发！在众多的验证技术和语言、检验成为瓶颈的今天，相同的争议仍然存在。 验证瓶颈 eda行业通过引入工具来帮助提升设计生产率，进而达到缩短产品时间的目的，并最终实现设计时间的缩减。设计时间与硅片复杂性之间存在某种函数关系。硅片复杂性指的是工艺精细度调整以及新型材料或新型架构的引入对器件互连的影响。在硅片结构中拥有复杂性的能力将导致系统复杂性的形成(由于特征尺寸的缩小以及消费者对增加功能的需求而在相同的面积之内压缩进更多晶体管的能力)。 随着设计方案构筑过程中所集成的晶体管数量的指数性增加，计算时间或工程师数量的线性增加已不足以缩短设计时间。系统复杂性继续按照摩尔定律增加，而功能复杂性(一个系统所具有的不同状态的数量)的增长速度则更加迅猛。为解决这一问题，eda行业提出了通过自动化来实现“设计抽象”(design abstraction)的概念。从能够在多个电路层上捕获设计的原理图捕获工具到基于语言的解决方案等均已面市。 这种追随形势需要的设计手法仍然是适当的。eda界即将推出并给予支持的最新语言是systemc和systemverilog，它们能够解决一些由目前所采用的技术和工艺造成的系统复杂性问题。我们可以说，就目前的技术工艺而言，设计复杂性已经得到了很好的理解，而且，设计瓶颈也因为采用eda工具所实现的生产率提高而在一定程度上得到了克服。 设计生产率的提升速度将继续低于复杂性的增速，此时与之相关的瓶颈已并非设计时间，而是验证时间 由于下列原因所导致的设计抽象级的提高是形成验证瓶颈的罪魁祸首之一。 1. 在一个较高的抽象级上进行设计使得我们能够轻松地构筑高度复杂的功能。设计复杂性的这种增加接着会导致验证工作量几乎翻番(如果设计者考虑增加锁存器和逻辑门的数量，这就等于功能复杂性将加倍，而且其验证范围也将因此翻番)。 2. 在设计、变换以及至终端产品的最终映射中采用较高的抽象级总会存在信息损失和解释错误的情况。比如，采用hdl级设计并将之变换为逻辑门级(映射至某一特定技术)的综合过程；在这一级上需要进行验证，以保证所实施的变换正确无误，而且设计内容没有丢失。提高抽象级还会带来代码解释方面的问题，代码解释是用来在仿真过程中对设计进行描述的，用于确保所编写的代码如实地反映了功能规范。 其他影响验证问题的因素包括：

     1. 由于当今设计的异类特性(比如硬件-软件、模拟-数字的共存等)所导致的功能复杂性的增加；

     2. 对较高的系统可靠性的要求迫使验证工作必须确保芯片级功能可在系统环境中圆满地执行，尤其是当某个芯片级缺陷具有多重影响时更应如此。 相关统计结果表明：验证问题是客观存在的，并正在耗费有关的公司的巨额资金。设计差错导致的芯片缺陷：在由于逻辑和功能缺陷的缘故而导致需要进行重新布线的设计当中，有82%存在着设计差错。这意味着在验证过程中并未考虑一些极端场合，而且一直到最后的检查之前，bug都会隐匿在设计之中。 规范误差导致的芯片缺陷：在由于逻辑和功能缺陷的缘故而导致需要进行重新布线的设计当中，有47%存在着规范不正确或不完整的情况。在由于逻辑和功能缺陷的缘故而导致需要进行重新布线的设计当中，有32%对规范进行了改动。 采用复用ip和外来ip所引发的问题：14%的缺陷芯片在复用单元或外来ip中存在bug。 重新布线的影响：重新布线有可能给公司带来高达10万美元的损失。此外，它还会推迟产品面市