■ 【trigger port width】文本框：触发端口宽度，最大为256。

　　■ 【match units】下拉列表框：用于检测触发端口是否满足特定的条件。一个触发端最多可有16个触发匹配单元，匹配单元的类型在 【match type】下拉列表框中选择。最简单的匹配单元是“等于（＝）”或“不等于（！＝）”。最复杂的匹配单元是需要满足所有的比较类型，包括“等于（＝）”、 “不等于（！＝）”、 “大于（>）”、 “小于（<）”、 “大于等于（>≡）”、 “小于等于（<＝）”和范围比较。配置单元也包括对信号沿的检测。

　　■ 【 counter width】下拉列表框：匹配单元计数器宽度，用来选择满足匹配条件的次数。

　　■ 【match type】下拉列表框：匹配类型选择，其中basic类型用于比较数据信号，该类型仅检测逻辑“0”逻辑“1”和无关逻辑“x”。匹配函数可以是相等“＝”或不等“＜＞”，而对逻辑沿的变化并不关心。由于结构简单，因此每个逻辑slice可以实现8位数据的检测；basic w／edges类型用于比较控制信号，即需要检测信号由低到高或由高到低的变化。该类型可以检测逻辑“0”逻辑“1”、无关逻辑“x”、上升沿“r”、下降沿“f”和任何变化“b”，匹配函数可以是相等“＝”或不等“＜＞”。一个逻辑slice可以实现4位数据的检测；extended类型用于比较地址和数据信号，该类型主要关心数据值的变化，仅检测逻辑“0”逻辑“1”和无关逻辑“x”。匹配函数可以是相等“＝”、不等“＜＞”、大于“＞”、大于等于“＞＝”、小于“<”和小于等于“<＝”。在一个逻辑slice中只能实现2位数据的检测；extended w／edges类型用于比较地址和数据信号，该类型不仅关心数据值的变化，同时也检测信号沿的变化。可以检测逻辑“0”、逻辑“1”、无关逻辑“x”、上升沿“r”、下降沿“f”和任何变化“b”，匹配函数可以是相等“＝”、不等“（）”、大于“＞”、大于等于“）＝”、小于“＜”和小于等于“＜＝”。一个逻辑slice只能实现2位数据的检测；range类型用于比较地址和数据信号，该类型主要关心数值范围的变化，仅检测逻辑“0”、逻辑“1”和无关逻辑“x”，匹配函数比较复杂，可以是相等“＝”、不等“＜＞”、大于“＞”、大于等于“＞＝”、小于“＜”、小于等于“＜＝”、在范围内"in range”和不在范围内“not in range”。一个逻辑slice仅能实现1位数据的检测；range w／edges类型用于比较地址和数据信号，该类型不仅关心数值范围的变化，同时也检测信号沿的变化。可以检测逻辑“0”、逻辑“1”、无关逻辑“x”、上升沿“r”、下降沿“f”和任何变化“b”，匹配函数比较复杂，可以是相等“＝”,不等“＜＞”大于“＞”、大于等于“＞＝”、小于“＜”小于等于“＜＝”、在范围内“in range”和不在范围内“not in range”。一个逻辑slice仅能实现1位数据的检测。

　　■ 【 exclude trigger port from data storage】复选框：是否从所采样和保存的数据中剔除触发端口。当在图1所示对话框中选择【data same as trigger】复选框后，将自动激活该选项；否则需要占用更多的存储器资源。

　　（6）选择icon（integrated controller）core，单击【nextl按钮，将出现图1所示的设置icon模块参数界面。将core命名为icon＿core。icon core用来将ila core和vio core连接jtag端口，因此它起到了一个桥梁的作用。

　　图1设icon模块参数界面

　　■【number of control ports】下拉列表框：icon core可以连接多达15 ila、iba／opb、iba／plb、vio和atc2捕获内核。

　　■【disable boundary scan component instance 】复选框：fpga内的边界扫描元件用来实现fpga支持jtag协议，该元件最多可扩展到4个扫描链，具体使用了多少（user1、user2、user3或user4）由器件所决定。例如，spartan－3e器件使用了user1和user2。由于cores不能同时使用这些边界扫描元件，但可以通过用户的设计来间接地使用这些资源。通常可将icon中包含的作为icon core接口信号的未用边界扫描链进行例化，或者例化处于器件中任何位置的边界扫描元件并将useri和usefr2扫描链联系起来，以实现icon信号的通信。

　　该选项默认值为清除，即需要自动地例化icon内部的边界扫描元件。

　　■【disable jtag clock bufg insertion】复选框：选择是否在jtag链的时钟引脚前插入bufg宏，默认值为自动分配一个bufg。如果设计者清除该选项，可能会造成jtag时钟的延迟和偏移。

　　■【enable unused boundary scan ports】复选框：用来控制是否将未用的边界扫描链绑定到端口上。

　　（7）单击【next】按钮，将出现图2所示的设vio模块参数界面。将core 命名为vlo＿core。虚拟io的使用，可以非常方便地实时监控和驱动fpga内部的信号，为现场调试