结构化设计向导（architecture wizard）和ip核生成工具（core generator）分别是两个独立的模块，可以单独运行，也可以在ise集成化开发平台中作为一个整体的模块来调用。由于这两个工具的功能和输出文件基本上相同，所以可以将二者合而为一，作为一个工具来使用。当单独运行结构化设计向导时，所创建工程文件的后缀为.xaw，如图1所示。这两个工具都采用了非常友好的gui界面，使用起来简单、方便并直观。有一点需注意，由于architecturewizard和core generator工具可能会涉及某些器件的“硬核”，所以当选择不同的目标器件时，涵盖的“模块”内容会不同。

　　图1 结构化设计向导

　　ip核生成工具是xilinx ise设计工具中的一个重要设计输入工具，它提供了大量成熟且高效的ip核为用户所用。ip核生成工具及结构化设计向导可以用来创建和生成器件中使用的各种类型及功能的模块，这些模块从简单的基本设计模块到复杂的信号处理器等一应俱全。如果设计者能够掌握该工具的使用，将会极大地缩短设计的进度，减少开发和调试的时间并避免重复设计，同时对设计的性能和质量带来较大的提升。由于core generator和architecture wizard根据xilinx的fpga器件特点和结构雨设计，直接使用xilinx fpga底层硬件原语描述，所以可充分地将fpga的性能发挥出来，其实现结果在面积和速度上都能达到令人满意的效果。

　　core generator可生成的ip核在功能上分为基本模块、通信与网络模块、数字信号处理模块、数学运算功能模块、存储器模块、微处理器、控制器与外设模块、标准与协议处理模块、语音处理模块、标准总线模块，以及视频与图像处理模块等。这些功能涵盖了从基本设计单元到复杂功能样机的众多成熟设计，而且每次ise设计工具升级都会对ip核进行相应的升级。此外，xilinx的ip设计服务中心还可提供更多的ip信息，特别是对复杂且付费的ip核使用者通过网站提供face to face的服务。

　　使用core generator工具生成ip核时，根据使用者的参数将调用并产生相应的如下文件。

　　（1）coe文件：该文件为以ascii格式存储ip核的参数和初始值文仵，如存储器初值、fir滤波器的系数及相关器的掩图等，可以利用ip核生成工具提供的存储器编辑器（memory editor）来设计存储器的初始值文件。

　　该文件的格式为keyword（关键字）＝value（数值）；

　　常用的关键字有“radix”（非存储器，如滤波器内核所使用的基数）、“memory＿initialization ＿radix”（存储器内核所使用的基数）及“memory＿initialization＿vector”（分布式和块存储器的变量）。

　　（2）cgf文件：用于存储器编辑器生成ip核时的格式日志文件。

　　（3）xco文件：包含当前工程属性与ip核的参数信息，该文件既可以是输入文件，也可以是输出文件。ip核生成之后， 自动产生该脚本文件。

　　（4）xaw文件：结构化设计向导工具生成的包含配置设置的二进制文件。

　　（5）xcp文件：简化的xco文件，包含ip核的参数信息。

　　（6）asy文件：原理图编辑器（ecs）的图形符号文件。

　　（7）edn文件：网表文件。该文件是p核最重要的输出文件，xilinx的实现工具将根据该网表实现ip核的映射和布局布线。

　　（8）coregen.log文件：日志文件，其中包含与用户信息、版本信息、器件类型、工程属性、ip核参数和输出文件格式等相关的工程信息。

　　（9）mif文件：与ceo文件相似，包含存储器初值、fir滤波器的系数和相关器的掩图等参数。

　　（10）ngc文件：设计实现后的二进制网表文件。

　　（11）ndf文件：与ngc文件相关，为第三方综合工具提供ip核的面积利用和延时等信息。

　　（12） v文件：仿真生成的verilog源代码文件。

　　（13）veo文件：verilog源代码，在对模块进行例化时使用。

　　（14）vhd文件：仿真生成的vhdl源代码文件。

　　（15）vho文件：vhdl源代码，在对模块进行例化时使用。

　　（16）xsf文件：第三方的mentor设计工具提供端口和ip核参数信息。

　　（17）corenamepadded.edn文件：引脚文件，当生成ip核时选择[add pads]，后所生成的引脚文件。

　　（18）corename＿flist，txt文件：说明ip核生成器生成的所有文本文件。

　　（19）xilinxcorelib／*.v文件：所有ip核的verilog仿真模型。编译后作为仿真库使用。

　　（20）xilinxcorelib／*.vhd文件：所有ip核的vhdl仿真模型。编译后作为仿真库使用。

　　（21）xilinxcorelib／*comp.vhd文件：vhdl器件声明文件。

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