打破传统设计流程

　　10年前，ic 设计小组负责建立 ic 设计，而在布局和布线阶段，用一个 excel 电子数据表文件概述 i/o数或管脚的要求与分配。然后将这个文件转到隔壁的封装设计小组。封装设计师使用机械cad工具（如 autocad 或专有工具），根据这个规格建立封装模型，并在硅片测试后作系统调整。小组间一般都会互相提出需要对电子数据表中的数字作修改。

　　这个过程虽并不顺利，但还不算很糟。然而，随着晶体管数目和 i/o 数的增加，依靠电子数据表的工作变得不太实际。另外，今天的很多设计都包含了高速射频(rf)内容，并且用串行互连代替了并行总线，这意味着设计师要应付极高的信号速度以及信号完整性、功耗和散热问题，这些需要对 ic、封装和印制电路板作更多的电路和 em（电磁）仿真与分析。

　　为了更好地应对这些新出现的问题，很多公司开始雇用信号完整性专家，负责对芯片、封装和电路板的信号分析。传统上，企业雇用一个或多个这种信号完整性专家，参与多个设计小组的工作。这些专家一般使用 3d 电磁场解算器、em 仿真以及印制 电路板信号完整性工具，跟踪跨越 ic、封装和电路板之间的信号。为进一步避免这些麻烦，封装设计师采用了更先进的封装材料，包括从丝焊转向倒装片封装，甚至采用风扇或液冷封装。当然，封装复杂性的增加也会增加其成本。有些分析家认为，封装的单位成本要高于芯片本身。即使是一般的封装，其复杂性也在增加，而采用 sip 设计的复杂性则呈指数上升。

　　虽然有一种常见的说法，称 sip 是穷人的 soc，但由于供应商要应付快速变化的市场，设计师也不愿意处理在一块芯片上的混合技术（如模拟和数字混合），所以sip 仍在一定场合非常有用并很普遍。闪存供应商 m-systems 是从 soc 架构转向 sip 的供应商实例（见附文1“‘m’在‘m-systems’的意思不是‘单片’”）。但是，要实现一个 sip 或者一个先进的单芯片封装及其额外设计挑战（尤其是抽象与分析），就要求 ic设计师及封装设计师更加紧密地协同工作（见附文2“解释两种方法”）。

　　jaime metcalfe 是 cadence 公司 allegro 系统部门的 sip 营销副总裁。他说，过去那种相互推诿的办法不管用了，即使是在与封装设计公司有约定时。他表示，事实上，越来越多的客户要求 ic 设计师和 asic 设计按照特定的引脚规格来设计，这样的设计才能装进印制电路板。这种情况在手机市场上尤其常见。“印制电路板是手机中最主要的成本部件。通过管脚的优化，手机制造商可以满足性能目标的要求，减少印制电路板的层数。从而降低成本。”

　　工具的进化

　　eda 供应商从两个方向对 ic 与封装的协同设计进行攻关：上游采用 ic 优化工具，而下游则用印制电路板系统工具。业界尝试做 ic 设计与封装设计组合的第一步是采用一个以 ic 为中心的方案，供应商开始将 i/o 管脚分配软件整合到 ic 物理实现工具内。cadence 公司 allegro 集团 sip 产品营销总监 keith felton 认为，这样一来就可以省略在电子数据表中建立配置的手工作业。

　　felton称 ：“这点对于具有高速信号（如 serdes，即串行器/解串器）的设计更加重要。你肯定不希望在芯片里留下太多封装难以解决的毛病。”

　　多年来，cadence、synopsys 和 magma公司的ic平面规划工具就已经带有i/o管脚分配功能，但felto