Actel面向FPGA设计的新版IDE支持添加时序约束功能
发布时间:2008/6/5 0:00:00 访问次数:1551
actel公司日前宣布推出最新的libero集成设计环境(ide)6.2版本。新版本集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列(fpga)设计人员在质量、效率和功能方面获得最好的效果。与libero6.2一同推出的还有actel全新smarttime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。
在这个libero版本中，actel和mentor进一步合作，把mentorgraphics的世界级modelsimae仿真作为libero“gold”套装的重要组成部分，liberogold套装现可免费提供给actel的所有客户。此外，libero6.2ide也包括synplicity的增强综合功能和magma
在这个libero版本中，actel和mentor进一步合作，把mentorgraphics的世界级modelsimae仿真作为libero“gold”套装的重要组成部分，liberogold套装现可免费提供给actel的所有客户。此外，libero6.2ide也包括synplicity的增强综合功能和magma
designautomation的物理综合性能。现时，libero更可运行于linux和solaris平台上。
actel反熔丝产品和工具市场总监salonihoward-sarin称：“actel将自行开发的工具和第三方eda解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本liberoide包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”
smarttime静态时序分析引擎是由actel开发功能强大的新型多可视图(multiview)产品，它能协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。smarttime
actel反熔丝产品和工具市场总监salonihoward-sarin称：“actel将自行开发的工具和第三方eda解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本liberoide包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”
smarttime静态时序分析引擎是由actel开发功能强大的新型多可视图(multiview)产品，它能协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。smarttime
constraintseditor的可视功能允许用户表列、编辑和建立精确的时序约束。它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。另一个可视产品smarttime
analyzer允许设计人员对每一个时钟域执行最小和最大的时序分析，并提供时钟域之间的分析能力。
mentorgraphics的modelsim是以windows为基础的一级仿真器，适用于vhdl、verilog或混合语言仿真环境。这种集成式modelsim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限制地向actel所有客户提供。
synplicity的synplifyfpga综合软件提供了一项崭新功能，可向前注释synopsys
mentorgraphics的modelsim是以windows为基础的一级仿真器，适用于vhdl、verilog或混合语言仿真环境。这种集成式modelsim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限制地向actel所有客户提供。
synplicity的synplifyfpga综合软件提供了一项崭新功能，可向前注释synopsys
design constraints(sdc)和物理约束，使libero6.2ide自动输入用户定义的约束，然后进行管理、跟踪，并转送到设计实现，让设计人员迅速地完成时序收敛。此外，该软件现在还包括关键路径再综合，能提高以actelaxcelerator系列fpga为基础设计的结果质量(qor)。
magmadesignautomation的palace物理综合软件现也支持actel的axcelerator系列产品。全自动的palace软件具备多种先进技术，包括多时钟再定时、特殊结构映射、约束驱动和位置导引优化等。
actel的libero6.2ide备有可在windows和unix平台运行的platinum版本，也有只在windows平台运行的gold版本(客户免费)。actel的libero6.2ide集成了来自eda伙伴先进的设计工具，包括magma、mentorgraphics、synapticad和synplicity等各大eda公司，以及由actel定制开发的工具，集成至单一fpga开发套装中。libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将高级vhdl或veriloghdl语言模块与原理图模块混合起来。
magmadesignautomation的palace物理综合软件现也支持actel的axcelerator系列产品。全自动的palace软件具备多种先进技术，包括多时钟再定时、特殊结构映射、约束驱动和位置导引优化等。
actel的libero6.2ide备有可在windows和unix平台运行的platinum版本，也有只在windows平台运行的gold版本(客户免费)。actel的libero6.2ide集成了来自eda伙伴先进的设计工具，包括magma、mentorgraphics、synapticad和synplicity等各大eda公司，以及由actel定制开发的工具，集成至单一fpga开发套装中。libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将高级vhdl或veriloghdl语言模块与原理图模块混合起来。
actel公司日前宣布推出最新的libero集成设计环境(ide)6.2版本。新版本集成了最佳的设计工具，拥有设计分析和时序收敛的崭新重要功能，使得现场可编程门阵列(fpga)设计人员在质量、效率和功能方面获得最好的效果。与libero6.2一同推出的还有actel全新smarttime静态时序分析环境，能够协助客户分析和管理时序，进行高级的时序验证，并通过与时序驱动布局布线紧密结合而保证可预测的时序收敛。
在这个libero版本中，actel和mentor进一步合作，把mentorgraphics的世界级modelsimae仿真作为libero“gold”套装的重要组成部分，liberogold套装现可免费提供给actel的所有客户。此外，libero6.2ide也包括synplicity的增强综合功能和magma
在这个libero版本中，actel和mentor进一步合作，把mentorgraphics的世界级modelsimae仿真作为libero“gold”套装的重要组成部分，liberogold套装现可免费提供给actel的所有客户。此外，libero6.2ide也包括synplicity的增强综合功能和magma
designautomation的物理综合性能。现时，libero更可运行于linux和solaris平台上。
actel反熔丝产品和工具市场总监salonihoward-sarin称：“actel将自行开发的工具和第三方eda解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本liberoide包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”
smarttime静态时序分析引擎是由actel开发功能强大的新型多可视图(multiview)产品，它能协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。smarttime
actel反熔丝产品和工具市场总监salonihoward-sarin称：“actel将自行开发的工具和第三方eda解决方案结合在一起，所提供新的环境和方法能协助用户通过更简便和及时的途径，达致其设计目标。新版本liberoide包罗了用于设计分析和时序收敛的重要崭新功能。用户能将时序约束加诸于其设计中，管理和分析这些约束的影响，以及更有效地进行设计的时序收敛，并同时实现更高性能。”
smarttime静态时序分析引擎是由actel开发功能强大的新型多可视图(multiview)产品，它能协助设计人员进行详细的时序分析，然后迅速决定实现设计收敛所需的步骤。smarttime
constraintseditor的可视功能允许用户表列、编辑和建立精确的时序约束。它包含带有可视对话的图形用户界面，引导用户正确捕捉时序要求和例外情况。另一个可视产品smarttime
analyzer允许设计人员对每一个时钟域执行最小和最大的时序分析，并提供时钟域之间的分析能力。
mentorgraphics的modelsim是以windows为基础的一级仿真器，适用于vhdl、verilog或混合语言仿真环境。这种集成式modelsim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限制地向actel所有客户提供。
synplicity的synplifyfpga综合软件提供了一项崭新功能，可向前注释synopsys
mentorgraphics的modelsim是以windows为基础的一级仿真器，适用于vhdl、verilog或混合语言仿真环境。这种集成式modelsim验证和调试环境有助于设计人员更快地确定漏洞，现在已无限制地向actel所有客户提供。
synplicity的synplifyfpga综合软件提供了一项崭新功能，可向前注释synopsys
design constraints(sdc)和物理约束，使libero6.2ide自动输入用户定义的约束，然后进行管理、跟踪，并转送到设计实现，让设计人员迅速地完成时序收敛。此外，该软件现在还包括关键路径再综合，能提高以actelaxcelerator系列fpga为基础设计的结果质量(qor)。
magmadesignautomation的palace物理综合软件现也支持actel的axcelerator系列产品。全自动的palace软件具备多种先进技术，包括多时钟再定时、特殊结构映射、约束驱动和位置导引优化等。
actel的libero6.2ide备有可在windows和unix平台运行的platinum版本，也有只在windows平台运行的gold版本(客户免费)。actel的libero6.2ide集成了来自eda伙伴先进的设计工具，包括magma、mentorgraphics、synapticad和synplicity等各大eda公司，以及由actel定制开发的工具，集成至单一fpga开发套装中。libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将高级vhdl或veriloghdl语言模块与原理图模块混合起来。
magmadesignautomation的palace物理综合软件现也支持actel的axcelerator系列产品。全自动的palace软件具备多种先进技术，包括多时钟再定时、特殊结构映射、约束驱动和位置导引优化等。
actel的libero6.2ide备有可在windows和unix平台运行的platinum版本，也有只在windows平台运行的gold版本(客户免费)。actel的libero6.2ide集成了来自eda伙伴先进的设计工具，包括magma、mentorgraphics、synapticad和synplicity等各大eda公司，以及由actel定制开发的工具，集成至单一fpga开发套装中。libero工具套装支持混合模式设计输入，让设计人员可选择在设计中将高级vhdl或veriloghdl语言模块与原理图模块混合起来。
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