ti推出的25位1:1 或14位1:2可配置寄存缓冲器适用于1.7v至1.9v的vcc工作环境。就1:1引脚配置而言，每个dimm 仅需一个器件驱动9个sdram负载。就1:2引脚配置而言，每个dimm需要两个器件驱动18个sdram负载。

　　除复位 (reset) 与控制 (cn) 输入为lvcmos，所有其它输入均为sstl_18。所有输出均针对边缘控制电路进行了优化，可满足无端接dimm负载的要求，并符合sstl_18规范。

　　sn74sstub32864 利用1个差分时钟（clk与clk）工作，并将在clk上升与下降的相交时进行数据寄存。

　　c0 输入控制从寄存器 a 配置（低时）至寄存器 b 配置（高时）的 1:2 引脚配置。c1 输入控制从 25 位 1:1（低时）到 14 位 1:2（高时）的引脚配置。c0 与 c1 在正常工作状态下不得切换，而必须通过硬连线 (hard-wired) 连接至有效低或高电平，根据需要配置寄存器模式。就 25 位 1:1 引脚配置而言，a6、d6 与 h6 终端被驱动至低电平而成为禁用 (dnu) 引脚。

　　在 ddr2 rdimm 应用中，我们指定 reset 设置与 clk 及 clk 完全异步。因此，二者间的时序关系能不保证。进入复位时，寄存器被清空，相对于禁用差分输入接收机的时间而言，数据输出被快速驱动为低。但是，离开复位状态后，寄存器相对于启动差分输入接收机的时间而言，快速进入工作状态。只要数据输入为低，且时钟在 reset 由低向高转换中保持稳定，那么到输入接收机完全启用前，sn74sstub32864 的设计可确保输出保持为低，从而保证输出无干扰。

　　为了确保提供稳定时钟前，寄存器提供给定的输出，reset 应在上电过程中保持低电平状态。

　　该器件支持低功耗待机工作状态，reset 处于低电平时，差分输入接收机被禁用，此时允许未驱动（浮动）数据、时钟以及参考电压 (vref) 输入。此外，reset 处于低电平时，所有寄存器得以复位，全部输出受迫至低电平，qerr 除外。lvcmos 的 reset 与 cn 输入应始终保持在有效逻辑高或低电平状态下。

　　通过监控 dcs 与 csr 两种系统芯片选项的输入，该器件还支持低功耗有源工作状态，当 dcs 与 csr 输入处于高电平状态时，通过栅极控制 qn 输出，避免状态改变。若 dcs 或 csr 输入处于低电平状态，qn 输出将正常工作。reset 输入的优先级高于 dcs 与 csr 控制，如果驱动为低电平状态，则会强制 qn 输出为低。若无需 dcs 控制功能，可以将 csr 输入接地，在这种情况下 dcs 的设置时间要求与其它 d 数据输入相同。仅采用 dcs 控制低功率模式，csr 输入必须通过上拉电阻提升至 vcc。

　　两种 vref 引脚（a3 与 t3）通过约 150 的电阻在内部连接在一起。但是，我们只需将两个 vref 引脚之一连接至外部 vref 电源即可。闲置的 vref 引脚必须端接一个 vref 耦合电容器。

特性

　　ti widebus+ 产品系列中的新成员
　　优化 ddr2 dimm pcb 布局的引脚
　　可配置为 25 位1:1 或 14 位 1:2 寄存缓冲器
　　芯片选择输入对数据输出进行栅极控制，避免状态改变，并最小化系统功耗
　　输出边缘控制电路在无端接线路中最大程度降低开关噪声
　　支持 sstl_18 数据输入
　　差分时钟（clk 与 clk）输入
　　支持control 与 reset 输入上的 lvcmos 开关电平
　　reset 输入禁用差分输入接收机，复位所有寄存器，使所有输出受迫至低电平
　　widebus+ 是德州仪器的商标。