读数据状态：开启FIFO通道，关闭总线开关以断开SDRAM与CPU之间的数据连接；在SDRAM控制器的控制下，将SDRAM1/2中的数据同时（并行）读出；经过FIFO的缓冲得到连续的数据流，再经32位向16位的并串转换，将数据速率提升2倍后，供给DAC进行数-模转换，即可得到所编辑的信号。

图1中用两片SDRAM并行工作，是因单片SDRAM不可能提供300MSPS的数据流。实际使用的器件是K4S641632C-TC60，工作时钟为166MHz。FIFO缓存SDRAM的输出数据，将突发数据流转换成连续数据流，使得在SDRAM处于刷新状态时，仍能维持正常的数据输出。实际使用的器件是两片并行工作的IDT72V263L6PF，写入时钟为166MHz，读出时钟为150MHz。并串转换的作用是提升数据的速率，在DAC器件内部完成，笔者采用具有良好动态性能的AD9755AST。CPU及控制接口是一个基于PC的ISA设备，可改进为PCI设备；时钟电路用来产生166MHz和150MHz的同步时钟。下面重点研究SDRAM控制器的设计，它是本系统的主要特色之一。

制造商

TXC CORPORATION

制造商零件编号

9C-8.000MAAJ-T

描述

CRYSTAL 8.0000MHZ 18PF SMD

对无铅要求的达标情况 无铅

湿气敏感性等级 （MSL） 1（无限）

详细描述 8MHz-±30ppm-晶体-18pF-HC-49-US

类型 MHz 晶体

频率 8MHz

频率稳定度 ±30ppm

频率容差 ±30ppm

负载电容 18pF

ESR（等效串联电阻） 80 Ohms

工作模式 基谐

工作温度 -20°C ~ 70°C

等级 -

安装类型 表面贴装

封装/外壳 HC-49/US

大小/尺寸 0.449" 长 x 0.189" 宽（11.40mm x 4.80mm）

高度 - 安装（最大值） 0.161"（4.10mm）

经过以上简化的状态机。

SDRAM控制器的EPLD实现,为了实现上述简化的SDRAM控制功能，采用一片ALTERA公司生产的EPLD器件MAX7256ATC144-6。图4是任意波形发生器SDRAM控制流示意图。由于具体编程要涉及许多细节问题，在此不做赘述，其主要功能如下：

通过ISA总线，实现与CPU的接口，接收波形数据和读命令；

上电自动初始化；

生成23位（8M字存储器空间）的线性地址，并按行列复用的方式输出；

生成SDRAM的控制信号，完成读、写和自动刷新功能；

控制FIFO，以解决SDRAM刷新和波形长度不是页长度的倍数问题。

虽然完全应用SDRAM确实比较复杂，但只要本着“够用就行”的原则，对其功能进行合理的简化，设计出具有特殊需求、适用于特定条件的SDRAM控制器是完全可行的。目前，笔者已将基于SDRAM的任意波形发生器应用到多个研发项目中。

(素材来源：eccn和ttic.如涉版权请联系删除。特别感谢）