对于65nm节点之前的器件来说,通常只采用一道拉应力氮化硅作为刻蚀阻挡层,可以提升(100)晶面硅衬底上<100)晶向的NMOS的电子迁移率,且对PM(B没有负面作用。

   当半导体工艺发展到45nm节点以下时,如何加大PMOS的载流子速度逐渐被提上日程, KDZTR6.2B在这种情况下,业界先驱者开发出双极应力刻蚀阻挡层[29~3凵,通过采用压应力氮化硅来提升(100)晶面硅衬底上<110)晶向的PMOS器件的空穴迁移率。这里简单介绍一下制造 双极应力刻蚀阻挡层的I艺流程。

   (1)包括自对准硅化物形成在内的前续工艺;

   (2)金属前通孔拉应力刻蚀阻挡层(氮化硅)沉积;

   (3)去除PMOS器件区域的拉应力氮化硅;

   (4)金属前通孔压应力刻蚀阻挡层(氮化硅)沉积;

   (5)去除NMOS器件区域的压应力氮化硅;

   (6)金属前绝缘层沉积及后续工序。

   为覆盖有双极应力刻蚀阻挡层的补偿式金属氧化物半导体场效应晶体管器件。如文献E29]所述,通过采用双极应力刻蚀阻挡层,NMOS和PMOS器件的驱动电流都可以得到大幅提升,提升幅度与薄膜厚度和应力大小的乘积成正向相关,甚至可以高达。

   在等离子体增强化学气相沉积工艺中,硅烷和氨气可以分别提供硅原子和氮原子,形成氮化硅薄膜,这种薄膜的组分除了含有硅和氮之外,还不可避免地被掺人一些氢离子。初期人们只是通过气体流量和反应电压来调节氢含量和应力类型及其大小,而当半导体I艺对于氮化硅薄膜的应力要求越来越高时,紫外光照射工艺被引进,可以打断氮化硅中原有的硅氢键和氮氢键,形成更强的硅氮键。在紫外光照射工艺的激发下,氮化硅的拉应力最高以达到1.8GPa左右。但紫外光照射工艺也会带来风险,这种沉积后处理工艺会使氮化硅薄膜体积产生收缩,如果薄膜所覆盖的器件或沟槽有较大的凸起,则容易在该处形成裂缝。一旦薄膜出现裂缝,应力松弛效应将会占据主导地位,应力作用将无法转移到半导体器件沟道。为避免裂缝的出现,通常会采用“沉积-紫外光照射”多次循环的制造工艺,来减小

风险。而如果要形成压应力性质的氮化硅薄膜,通常会采用双频射频电源的等离子增强气相沉积技术[37]。高频射频电源通常用来解离反应气体,形成反应粒子源,而低频电源由于可以使得带电基团有更大的自由程,通常可以产生更好的轰击效应,从而使得薄膜更为致密,并形成较大的压应力。