我们在5.1节中曾提到,对于硅衬底为(100)晶面的半导体器件,应力加载于载流子隧道, TC4584BFN可对器件驱动电流产生极大的影响。对于NM(B器仵而言,拉应力可以显著提升(110>和(100)晶向沟道的电子迁移率;而压应力则只对<110>晶向的空穴起作用,对于<100>晶向沟道的空穴作用可以忽略不计。在CMC)S工艺流程中,通常会采用一种有等离子增强化学气相沉积生长的氮化硅,作为半导体器件和后段互连线之间的金属前通孔(contact)的刻蚀阻挡层。随着半导体器件I艺的发展,对于器件工作速率的要求越来越高,这一道刻蚀阻挡层被赋予了更多的使命,可以通过沉积工艺和沉积后处理来调整其薄膜应力,从而对NMOS和PMOS器件均产生积极影响。

   对于65nm节点之前的器件来说,通常只采用一道拉应力氮化硅作为刻蚀阻挡层,可以提升(100)晶面硅衬底上<100)晶向的NMOS的电子迁移率,且对PM(B没有负面作用。

   当半导体工艺发展到45nm节点以下时,如何加大PMOS的载流子速度逐渐被提上日程,在这种情况下,业界先驱者开发出双极应力刻蚀阻挡层[29~3凵,通采用压应力氮化硅来提升(100)晶面硅衬底上<110)晶向的PMOS器件的空穴迁移率。这里简单介绍一下制造双极应力刻蚀阻挡层的I艺流程。

   (1)包括自对准硅化物形成在内的前续工艺;

   (2)金属前通孔拉应力刻蚀阻挡层(氮化硅)沉积;

   (3)去除PMOS器件区域的拉应力氮化硅;

   (4)金属前通孔压应力刻蚀阻挡层(氮化硅)沉积;

   (5)去除NMOS器件区域的压应力氮化硅;

  (6)金属前绝缘层沉积及后续工序。