等离子工艺己经成为现代集成电路制造中不可缺少的一部分。它具有很多优点,如方向性好、 HCPL-2231-000E实现温度低、工艺步骤简单等。但同时它也带很多对MOS器件的电荷损伤。随着栅极氧化膜厚度的减小,这种损伤就越来越不能被忽视。它可以劣化栅极氧化膜的各种电学性能,如氧化层中的固定电荷密度、界面态密度、平带电压、漏电流以及和击穿相关的一些参数等。导致等离子损伤的本质原因是等离子中正离子和电子分布不均匀。在局部区域,正离子和电子的分布可能是不平衡的,至少在刚开始的时候是如此。这些非平衡电荷会对非导体表面充电,电荷积累到一定程度后就会发生FN电流,造成对栅极氧化层的损伤。而正离子和电子分布不均匀主要发生在多晶硅、金属刻蚀及光刻胶剥离时。

   已有的研究表明,天线比越大,等离子损伤越厉害。所以对于每种情况(金属、多晶体硅、通孔等)应当通过评价,最后给出结果来说明在多大的天线比以下是安全的,供电路设计工程师参考。这也是设计规则检查(Dcsign Rule ChcGk,DRC)的一部分。