作为一名电磁兼容顾问，我不能确信这个附录是必要的。我的经验表明，许多产品A43L2616V-6设计师已经了解这些技术并且用于实践。但是对于这方面的新手，或者对于那些想回顾一下的人来说是有帮助的，我提出来帮助你快速掌握它，与更有经验的同事看齐。下面列出了10种最好的方法使你的产品产生最大的发射。

   (1)时钟通常是在产生最大发射的最佳位置。尽可能挑选最高的时钟频率和最快的上升时间。100MHz以上的时钟频率以及亚纳秒的上升时间是特别期望的。环绕电路板你应该总是布设比需要的更高频率的时钟，然后在负载端分频以使频率降下来。当在示波器上观看时，正是数字电路专家喜欢看到的，看起来像理想方波的亚纳秒上升时间的时钟，而不是由缓慢上升时间的时钟产生的那些梯形波。

   (2)时钟的布线是重要的。确保布线使时钟迹线尽可能地长。而且，布线尽可能远离任何接地平面、电源平面、其他接地或返回迹线。当在印制电路板(PCB)上布置元器件时，所集成电路(ICs)的方向和位置使时钟布线的长度最大化。沿着PCB的边缘以及靠近或穿过输入／输出(I/O)区布设时钟也是非常可取的。

   (3)确保在接地平面和电源平面上有许多缝隙。除去额外的锏将减少印刷板的重量，也会迫使逻辑返回电流流过一个较大的回路，因此增加接地和电源平面的电感。增大的接地阻抗也会增大激励I/O电缆的接地电压，由此增加它们的辐射。

   (4)如果有分割的接地平面（例如模拟地和数字地），确保在平面之间的缝隙上布设很多高频时钟迹线（或其他高频信号，例如总线）。这种方法将会迫使接地返回电流流过一个大回路。如果这件事做得好的话，可以迫使返回电流返回到电源的接地端，在那里提供了两个接地平面之间唯一的单点连接。相同的原理也可以应用于分割的电源平面。

   (5)为了给数字逻辑电路提供一个无效的高频去耦，可以在IC附近的某个地方接一个0.1弘F的电容器（如果0. 1VF的电容器已经用完，可用0.OlluF的电容器）。这种去耦方法与过去40多年用于数字逻辑IC的方法相同，所以它一定仍然是正确的方法。当然，如果降低成本是一个目标，完全可以不用这个去耦电容，或者每3～5个数字逻辑IC用一个去耦电容。无论如何，每个IC不能超过一个电容。毕竟多个电容器多花钱，并且占用更多电路板的空间，布

线更加困难。