①在Max+ plusⅡ10.2软件中新建原理图文件，输入自XDM8107AAR11己设计的原理图，编译，仿真，锁定管脚并下载到目标芯片。

    ②对于实验内容1、2，将信号源模块第一全局时钟GCLK1跳线器接需要的计数频率（最低位计数频率），第二全局时钟GCLK2跳线器接32768 Hz，观察数码管SMl-SM8是否按要求显示计数结果，特别是进位时的情况。

    ③总结同步计数器与异步计数器的区别。

    5.3.3 MAX+plusⅡ实验平台上的数字电路实验—一实验2：基本组合逻辑电路的VHDL模型

    (1)实验目的

    ①掌握简单的VHDL程序设计。

    ②掌握用VHDL对基本组合逻辑电路的建模。

    (2)实验内容

    分别设计并实现缓冲器、选择器、译码器、编码器，移位器。

    (3)实验仪器

    ZY11EDA13BE型实验箱通用编程模块，配置模块，开关按键模块，LED显示模块。

    (4)实验原理

    三态缓冲器

    三态缓冲器( Tri-state Buffer)的作用是转换数据、增强驱动能力以及把功能模块与总线相连接。在使用总线互连方式时，与总线通信的器件通常要通过三态缓冲器与总线相连。如果缓冲器的使能端en为1，则缓冲器的输入端inl的信号值被复制到输出端；如果缓冲器的使能端en为其他数值，则缓冲器的输出端为高阻态。三态缓冲器的输出端可以用线与的方式和其他缓冲器的输出端接在一起。三态缓冲器的VHDL源代码模型如下（见图5.82）：