基于IBIS模型的仿真分析在高速DSP系统设计中的应用
发布时间:2007/9/11 0:00:00 访问次数:912
摘要：通过对基于ＩＢＩＳ模型的信号完整性仿真，分析在一个高速１６０ＭＨｚＤＳＰ（ＴＭＳ３２０Ｃ６７０１）系统设计中成功应用的实例，阐述了基于ＩＢＩＳ模型的仿真分析在高速、复杂系统设计中的重要作用和实用性，描述了基于ＩＢＩＳ模型的仿真分析的一般过程。
关键词：ＩＢＩＳ模型 信号完整性 高速设计 仿真分析
对于高速系统而言，在设计过程中对设计进行仿真分析，将信号的完整性（ＳＩ）和时序问题解决在制版之前，尽可能地保证设计的一次成功是现在设计人员普遍采用的做法。仿真分析就是在设计的过程中，由ＥＤＡ工具利用输入的器件模型数据进行分析，将成功的设计和有问题的地方直观地反馈给设计者，设计者根据反馈信息对设计进行修改完善的过程。然而早期的高速设计者们发现，如果一块ＰＣＢ板上有上千个线网，进行基于电气模型的仿真分析，需要太大的运算量和太多的时间，是不切实际的。为此，开发出一种新的行为级的建模方法，这种方法被称为ＩＢＩＳ（Ｉ／Ｏ Ｂｕｆｆｅｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）。
１ 基于ＩＢＩＳ模型的信号完整性分析
1.1 ＩＢＩＳ模型和ＳＰＩＣＥ模型
仿真分析的基础是器件模型，器件模型的类型主要有两种。一种较早出现的是电气模型，比如ＳＰＩＣＥ模型。ＳＰＩＣＥ模型试图描述电路的实际电气连接，开发这种模型的初始目的是为了给集成电路的设计提供一个仿真环境，目前其主要的应用场合仍在于ＩＣ的设计和验证上。由于ＳＰＩＣＥ模型并不是为ＰＣＢ的传输线及其它更大的结构而设计的，使用它来验证稍大的线网就显得不切合实际。另外，由于其要求描述电路的实际电气连接，芯片生产厂家担心会泄露自己的技术因而在提供模型时会不太积极。
另一种类型的模型就是ＩＢＩＳ行为模型，它描述器件在特定负载及特定封装下的输入输出行为而不是其实际的电气组成。与ＳＰＩＣＥ模型相比，ＩＢＩＳ模型的优势体现在三个方面：第一，由于ＩＢＩＳ模型保护了内部电路的私有信息而获得模型的芯片生产厂家的支持；第二，采用ＩＢＩＳ模型可以进行较快的仿真分析（比ＳＰＩＣＥ模型快２５倍），这种优势在ＰＣＢ板的密度越来越高，需要分析的关键线网越来越多的趋势下变得十分重要，因此ＩＢＩＳ模型获得ＥＤＡ工具的支持；第三，ＩＢＩＳ模型易于获得（厂家提供或自己产生）和理解，而且因为包括Ｉ／Ｏ结构的非线性特性，封装参数及ＥＳＤ结构，ＩＢＩＳ模型可以达到与ＳＰＩＣＥ模型相当的精度。另外ＩＢＩＳ模型不存在ＳＰＩＣＥ常有的不收敛问题。这些优势使其获得了设计者的支持。
由于ＩＢＩＳ模型的这些优势，使其在１９９３年形成初样至今短短数年就得以迅速的发展和广泛的应用，成为信号完整性模型的国际标准。
1.2 信号完整性分析
所谓信号完整性分析是分析由驱动器产生的信号经导线传输到负载后是否完整，受干扰的程度如何。在过去的低速数字设计中，设计者主要考虑逻辑上是否正确，而不用考虑信号传输的完整性。连接驱动器与负载之间的铜线被认为纯粹的短路线。随着对产品高性能的不断追求和半导体工艺的飞速发展，集成电路的速率越来越快，高速率的器件越来越普遍，信号完整性问题已成为设计者在高速数字设计中最为关心的问题。各类逻辑器件的速度如表１所示。
表1 逻辑器件的速率
| Technolog | Rise/Fall(ns) | ||
|
摘要：通过对基于ＩＢＩＳ模型的信号完整性仿真，分析在一个高速１６０ＭＨｚＤＳＰ（ＴＭＳ３２０Ｃ６７０１）系统设计中成功应用的实例，阐述了基于ＩＢＩＳ模型的仿真分析在高速、复杂系统设计中的重要作用和实用性，描述了基于ＩＢＩＳ模型的仿真分析的一般过程。 关键词：ＩＢＩＳ模型 信号完整性 高速设计 仿真分析 对于高速系统而言，在设计过程中对设计进行仿真分析，将信号的完整性（ＳＩ）和时序问题解决在制版之前，尽可能地保证设计的一次成功是现在设计人员普遍采用的做法。仿真分析就是在设计的过程中，由ＥＤＡ工具利用输入的器件模型数据进行分析，将成功的设计和有问题的地方直观地反馈给设计者，设计者根据反馈信息对设计进行修改完善的过程。然而早期的高速设计者们发现，如果一块ＰＣＢ板上有上千个线网，进行基于电气模型的仿真分析，需要太大的运算量和太多的时间，是不切实际的。为此，开发出一种新的行为级的建模方法，这种方法被称为ＩＢＩＳ（Ｉ／Ｏ Ｂｕｆｆｅｒ Ｉｎｆｏｒｍａｔｉｏｎ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）。 １ 基于ＩＢＩＳ模型的信号完整性分析 1.1 ＩＢＩＳ模型和ＳＰＩＣＥ模型 仿真分析的基础是器件模型，器件模型的类型主要有两种。一种较早出现的是电气模型，比如ＳＰＩＣＥ模型。ＳＰＩＣＥ模型试图描述电路的实际电气连接，开发这种模型的初始目的是为了给集成电路的设计提供一个仿真环境，目前其主要的应用场合仍在于ＩＣ的设计和验证上。由于ＳＰＩＣＥ模型并不是为ＰＣＢ的传输线及其它更大的结构而设计的，使用它来验证稍大的线网就显得不切合实际。另外，由于其要求描述电路的实际电气连接，芯片生产厂家担心会泄露自己的技术因而在提供模型时会不太积极。 另一种类型的模型就是ＩＢＩＳ行为模型，它描述器件在特定负载及特定封装下的输入输出行为而不是其实际的电气组成。与ＳＰＩＣＥ模型相比，ＩＢＩＳ模型的优势体现在三个方面：第一，由于ＩＢＩＳ模型保护了内部电路的私有信息而获得模型的芯片生产厂家的支持；第二，采用ＩＢＩＳ模型可以进行较快的仿真分析（比ＳＰＩＣＥ模型快２５倍），这种优势在ＰＣＢ板的密度越来越高，需要分析的关键线网越来越多的趋势下变得十分重要，因此ＩＢＩＳ模型获得ＥＤＡ工具的支持；第三，ＩＢＩＳ模型易于获得（厂家提供或自己产生）和理解，而且因为包括Ｉ／Ｏ结构的非线性特性，封装参数及ＥＳＤ结构，ＩＢＩＳ模型可以达到与ＳＰＩＣＥ模型相当的精度。另外ＩＢＩＳ模型不存在ＳＰＩＣＥ常有的不收敛问题。这些优势使其获得了设计者的支持。 由于ＩＢＩＳ模型的这些优势，使其在１９９３年形成初样至今短短数年就得以迅速的发展和广泛的应用，成为信号完整性模型的国际标准。 1.2 信号完整性分析
所谓信号完整性分析是分析由驱动器产生的信号经导线传输到负载后是否完整，受干扰的程度如何。在过去的低速数字设计中，设计者主要考虑逻辑上是否正确，而不用考虑信号传输的完整性。连接驱动器与负载之间的铜线被认为纯粹的短路线。随着对产品高性能的不断追求和半导体工艺的飞速发展，集成电路的速率越来越快，高速率的器件越来越普遍，信号完整性问题已成为设计者在高速数字设计中最为关心的问题。各类逻辑器件的速度如表１所示。
|
公网安备44030402000607
