当采用双电源器件芯片设计系统时，需要考虑系统上电或掉电操作过程中内核和i/o供电的相对电压和上电次序。通常情况下，在芯片内部内核和外部i/o模块采用独立的供电结构，如果在上电或掉电过程中两个电压的供电起点和上升速度不同，就会在独立的结构（内核和外部i/o模块）之间产生电流，从而影响系统初始化状态，甚至影响器件的寿命，而且隔离模块之间的电流还会触发器件本身的闭锁保护。尽管ti公司的dsp上电过程中允许两种供电有一定的时间差，但为了提高系统的稳定性和延长器件的使用寿命，在设计时必须考虑上电、掉电次序问题。

　　应用双供电dsp平台的系统，在i/o供电之前每个dsp内核供电电流都比较大。引起电流过大主要是由于dsp内核没有正确地初始化，一旦cpu检测到内部的时钟脉冲，这种超大电流就会停止。随着pll开始工作，i/o上电，产生的时钟脉冲将降低上述的超大电流，从而使供电回到正常范围。减小内核和i/o供电的时间间隔可以减小这种大吸收电流对系统的影响。

　　双供电模块（比如tps563xx和pt69xx）可以消除两个电源之间的延时。此外，还可以采用肖特基二极管钳制内核和i/o的电源以满足系统的供电需求。双供电系统原理如图1所示。内核和i/o的供电应尽可能靠近dsp以减少供电通道的电感和阻抗。

　　对于单3.3 v供电（内核和i/o都是3.3 v）或双电源（如内核1.8 v，i/o 3.3 v）的dsp系统，有几种方法可以保证内核先于外部i/o供电（281x处理器要求ijo先于内核供电），从而避免产生系统级总线冲突。对于dsp内核和外设供电次序控制可以采用多种方法，下面主要介绍2种方法：采用分离元件p通道mosfet管或者ti公司提供的电源分配开关。这两种方法都可以实现在dsp内核供电过程中隔离内核和外部i/o器件电源以及控制上电次序的目的。

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