本案例的时钟信号的连接和高速数据采集系统一致，但dsp内部的频率设置电路和系数设置有所不同。dsp的频率设置引脚为clkmd1～cklmd3，这些引脚的状态来决定dsp内部倍频的大小。倍频是指在外部晶振的基础乘以设定的倍数，倍数与clkcmd1～clkmd3的关系如表所示。表中pll禁止表示dsp内部的倍频电路禁止，此时dsp内部的分频电路工作，dsp工作时钟为输入时钟的一半或者1／4。

　　表 clkmd1～clkmd3与分频关系

　　本案例的jtag仿真口的设计遵循ieee标准设置。为了调试和扩展，系统将常用的地址总线、数据总线和缓冲串口总线连接到插件上。整个系统的最终布局如图所示。

　　图 系统整体布局

　　图中，hl3．3为dsp芯片i／o电源（3．3v）指示灯、hl1．8为dsp指示灯、hl5．0为5v电源指示灯；j4为脱机或仿真运行方式选择引脚，将j4短路时为脱机运行，反之则为仿真运行；j1左边为模拟地接口，右边为5v电压接口；j2上面为输人信号接口，下面为数字地接口；k1为flash读写开关，当k1开关置左端时，当开关置右端时，可把自己编写的程序通过dsp仿真器写入到flash中。

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