前言:
对于高集成的数字逻辑电路来讲，千百万的晶体管单纯靠手工的话，似乎不太可能！何况boss们还要考虑产品的rd周期和人力成本！
eda的诞生，减轻了工作量，加快了效率和正确率。从电路设计到虚拟工厂仿真，无不为现代集成电路的发展增加了动力。
对ic layout而言，ap&r工具也把layout engineer从繁重的工作中拯救了出来。
模拟电路layout现在还是要依靠手工方式，主要是因为模拟电路的不确定性所造成的。以后的layout engineer的发展，也许就是这两个方面了：手工绘制analog circuit layout和操作ap&r tools。
正文:
工具再先进，也是人造出来的，也是要靠人来操作，当然就是遵循了人的思路来运作。
一般而言，版图工程师绘制版图，需要有circuit,design rule和standard cell lib，也许还有其他细节方面的东西，但大概这些就可以开始工作了。apr tools也是需要这些东东，就像煮饭要米下锅一样，才能完成你想要完成的工作。
具体思路继续向下讲述。
tools毕竟还是tools，还没有到，你说这些东东都给你了，你给我run出来。重要的一步就是转换,
转换成tools所支持的格式。比如把circuit转换成verilog netlist，将design rule替换为tools的technolog file，对cell lib，除了要指明library的path,还要对cell进行转换，标识tools能够认识的pin脚的位置和属性。
好的现在tools可以读verilog netlist，知道要用到多少cell，怎么连接。也知道要用的cell在什么地方，也知道要遵循什么样的design rule。
细节方面的事，就是把cell分类,如果cell用作pad，就叫pad好了;如果cell足够的大，就叫macro好了，如果只是一般的标准cell就叫standard cell好。
现在tools区分了不同的cell，也知道要按规则连线，但问题是tools把这些东西放到什么地方？
这确实是个问题，是给一个规则让tools自己去放，可以;是手工来调整，可以。可能还有其他的方式，就看哪一种就好了。（现在要考虑的是更细节的事，比如是一种策略,布线策略和摆放策略）。

为了合理摆放和布线方便，要对cell们作一些限制，像高度，宽度，每一个pin脚的位置等都要按一个规则来进行调整。对了，就好是不要让线到处乱跑，给它一个区域，干脆像火车一样给它指明线路，这样一来，不同轨道上的线之间就不会相撞了。
问题又来了，如果在同一个轨道上怎么办？
解决这个问题，可以是把轨道相互交错到一起，或者还有别的办法，山不转水转！！

现在讲到什么地方了，写文章没有提纲和思路，就会像布线一样，到处乱串。
刚才讲的，就是要把遵循定得更加细致，细致就没有bug为止，这是一个漫长的过程，也许也可以在这里换一种思路。

通常boss的想法总是美好的，但美好的想法破灭也是无情的。chip size对老板来讲就是成本，就是金钱。对layout engineer来讲就是恶梦和挑战！

还是布线和摆放的问题，现在boss出现了，layout engineer们必须拿起手中的笔来计算一下，以保证一个精确性。
计算什么？计算用了多少个cell？不同种类的cell占了chip的面积各是多少？走线的面积占chip的比例是多少？允许摆放cell和走线的空间比例是多少？... ...问题是多如牛毛！

好，现在来整理一下思路，给定一个大致的流程：
一，数据准备
1.将cell分类处理,给定不同的属性，指定pin脚的位置
2.读取由circuit转换出的netlist

二，数据整合
1.指明数据的path
2.将准备好的数据读取到同一个chip中
3.摆放pad和macro的位置
4.给定cell和走线的比例
5.预先绘制重要的走线，如power和考虑到timing方面的走线
6.摆放standard cell并作调整
7.进行布线和优化.

大体是这样的，希望高手们给予指正！！