使用systemc做设计，从系统仿真角度来看，比使用c或者ccss（虽然ccss也是基于systemc的）等工具，要更接近于硬件实现。因为硬件的设计是基于时序的，而前面提到的几个仿真方法是基于数据流的。也就是软件仿真与硬件实现之间总是有一个明显的界限，所以从整体设计开始，就需要既懂得软件设计又懂得硬件设计的人来做。或者整个设计中 仿真人员与设计人员需要很好的沟通。如果使用systemc可以减少或者避免人为理解的一些错误在里面。当然如果愿意的话，整个设计都可以只使用systemc来完成。
而从systemc转换到verilog 也是很容易的事情。当然它也有很多弊端，只是各人爱好不同，或者习惯的问题，就像vhdl与verilog一样，我们总是在争论那个好，那个坏，可是一样都有人使用。