浅谈封装结构研发趋势
发布时间:2008/6/5 0:00:00 访问次数:382
| 一、前 言 虽然目前的封装量产主体仍以dip、sop/tsop、qfp/tqfp与bga等传统封装为主。然为满足产品轻、薄、短、小与系统初步整合的需求，各样式的封装结构推陈出新。其中能符合轻薄短小与高密度要求的晶圆级封装（wafer level packaging，wlp）与3d封装渐渐受到重视。无论晶圆级封装或3d封装，其结构型态经常需因客户端之要求而有所变化。如何增强研发能力以缩减封装开发流程并提高结构体之长时可靠度与提高组装良率以面对time-to-market的要求，对国内大多数以代工为主的封装厂而言不啻是一项严苛的挑战。然而wlp推行多年至今，各厂家所提出多种的晶圆级封装结构中，其封装与组装良率仍待提升，且应用在较大尺寸之产品如128mb dram的长时可靠度不良，及相关的测试如、低成本之wafer level probing与burn-in技术仍待解决为其于应用上的主要障碍。3d封装为sip（system in packaging）的一种，其应用除电子封装外亦可用于光电、微机电（mems）与rf封装等。3d封装结构虽可有效率的缩减封装面积并可将系统作一初步之整合，然其与平面式mcm（multi-chip module）相同的需面对组装良率的挑战。其系统组合良率将随着整合组件数目的增加而快速下降。 如何增进组合良率及其可重工性为3d封装之重要课题。本文将对3d与wlp封装的发展做一概述。
二、3d封装
3d 封装有其结构上的优点，如其可将4颗128mb dram封装在一起即可成为一颗512mb dram，同理、4颗256mb dram亦可封装成一颗1gb dram。这种新一代之封装结构于实际应用上有其不可忽视之利基，国内厂家如南茂科技与盛开科技已有相关产品量产。此外、3d封装亦可将不同型态之芯片与mems、光学及rf组件结合在一起以增高其封装效率与电性/感测特质。3d 封装之范例如sharp 将一颗16-mb flash memory与一颗2-mb sram 以堆栈方式封装成一颗csp（chip scale packaging）、nec与3d-plus的3m内存模块、irvine sensors的3d 封装结构(图一)、staktek co. 的堆栈式封装制程与高速缓存模块（图二）、intel的stacked csp bga（图三）及南韩lg半导体厂亦以堆栈法将两颗64-mb dram封装成一颗具128-mb 功能的封装体。于未来电子相关产品与电子封装结构的趋势观来，结合芯片尺寸封装、 覆晶与晶圆级封装的新一代3d封装技术之实用性已快速提升。 3d封装一般可分为下列六种基本型态，(1)于个别封装完成后再进行堆栈，其中staktek co.为其代表(如图二)，(2)以焊线接合方式，其中sharp、fujitsu与intel皆有相关产品（如图三），(3)以锡球形式进行堆栈（如图四），(4)silicon-on-silicon之接合型态，如以wafer bonding方式接合之封装，(5)以软板型态折叠而成之3d封装，与（6）混合型态，如焊线与锡球混合、3d与平面式mcm结合而成的sip等。3d封装虽可有效的缩减封装面积与进行系统的初步整合，然其结构较复杂且散热设计、电性特性、翘曲度及可靠度控制与组合良率等皆比单一芯片封装更具挑战度。就目前所采用的结构观之，大多数的3d封装皆不具可重工性。为提升组合良率，kgd（known good die）的要求将很难避免。对3d封装而言如何增进其可重工性实为一重要且待积极改善的课题。目前国内大多数之3d封装皆采焊线连接式，将两个芯片上下堆栈后以sop或bga方式封装为主，两个芯片以上的3d封装在国内上尚不多见。 三、晶圆级封装 自美国sandia实验室发表其第一颗晶圆级封装（minibga，图五）至今已近十年。晶圆级封装种类繁多不胜枚举，如shellcase的shellop & shellbga、fujitsu的supercsp、fct的ultracsp、chipscale inc. 的msmt & mga与tessera的wlcsp等。wlp与常见的覆晶封装（flip chip）主要的不同在于其缓冲层之设计与不需充填底胶(underfill)。因少了underfill的保护，若结构设计不佳则wlp封装会因为芯片与基板间的热膨胀量不匹配而导致过高之热应力/应变而提早破坏。因此晶圆级封装最主要的设计概念之一就是借着适当的结构缓冲层及锡球几何控制与布置之设计，来降低层间热应力/应变以增加缓冲层、线路与锡球之可靠度。 由已知的结构观之，supercsp利用保护层(encapsulant)以及铜柱(copper post)来减小因热膨胀系数差异而造成的热应力/应变，以增加此晶圆级封装结构的可靠度。ultracsp与shellcase的晶圆级封装皆不具有较佳的应力缓冲层。以上三种结构虽具有降低热应力/应变之缓冲层设计但并不完整，因此当封装体具有较大dnp (distance from neutral point) 时，将面临长时可靠度之考验。tessera的晶圆级封装结构，虽其应力缓冲层结构甚佳但制程困难。综合近年来的晶圆级封装发展趋势而论，尽管有相当多之封装结构提出，然而就其所提供的测试环境与数据看来，wlp于大尺寸（如、10mm x 10mm）的封装上，其可靠度仍无法于 -55o
| 一、前 言 虽然目前的封装量产主体仍以dip、sop/tsop、qfp/tqfp与bga等传统封装为主。然为满足产品轻、薄、短、小与系统初步整合的需求，各样式的封装结构推陈出新。其中能符合轻薄短小与高密度要求的晶圆级封装（wafer level packaging，wlp）与3d封装渐渐受到重视。无论晶圆级封装或3d封装，其结构型态经常需因客户端之要求而有所变化。如何增强研发能力以缩减封装开发流程并提高结构体之长时可靠度与提高组装良率以面对time-to-market的要求，对国内大多数以代工为主的封装厂而言不啻是一项严苛的挑战。然而wlp推行多年至今，各厂家所提出多种的晶圆级封装结构中，其封装与组装良率仍待提升，且应用在较大尺寸之产品如128mb dram的长时可靠度不良，及相关的测试如、低成本之wafer level probing与burn-in技术仍待解决为其于应用上的主要障碍。3d封装为sip（system in packaging）的一种，其应用除电子封装外亦可用于光电、微机电（mems）与rf封装等。3d封装结构虽可有效率的缩减封装面积并可将系统作一初步之整合，然其与平面式mcm（multi-chip module）相同的需面对组装良率的挑战。其系统组合良率将随着整合组件数目的增加而快速下降。 如何增进组合良率及其可重工性为3d封装之重要课题。本文将对3d与wlp封装的发展做一概述。
二、3d封装
3d 封装有其结构上的优点，如其可将4颗128mb dram封装在一起即可成为一颗512mb dram，同理、4颗256mb dram亦可封装成一颗1gb dram。这种新一代之封装结构于实际应用上有其不可忽视之利基，国内厂家如南茂科技与盛开科技已有相关产品量产。此外、3d封装亦可将不同型态之芯片与mems、光学及rf组件结合在一起以增高其封装效率与电性/感测特质。3d 封装之范例如sharp 将一颗16-mb flash memory与一颗2-mb sram 以堆栈方式封装成一颗csp（chip scale packaging）、nec与3d-plus的3m内存模块、irvine sensors的3d 封装结构(图一)、staktek co. 的堆栈式封装制程与高速缓存模块（图二）、intel的stacked csp bga（图三）及南韩lg半导体厂亦以堆栈法将两颗64-mb dram封装成一颗具128-mb 功能的封装体。于未来电子相关产品与电子封装结构的趋势观来，结合芯片尺寸封装、 覆晶与晶圆级封装的新一代3d封装技术之实用性已快速提升。 3d封装一般可分为下列六种基本型态，(1)于个别封装完成后再进行堆栈，其中staktek co.为其代表(如图二)，(2)以焊线接合方式，其中sharp、fujitsu与intel皆有相关产品（如图三），(3)以锡球形式进行堆栈（如图四），(4)silicon-on-silicon之接合型态，如以wafer bonding方式接合之封装，(5)以软板型态折叠而成之3d封装，与（6）混合型态，如焊线与锡球混合、3d与平面式mcm结合而成的sip等。3d封装虽可有效的缩减封装面积与进行系统的初步整合，然其结构较复杂且散热设计、电性特性、翘曲度及可靠度控制与组合良率等皆比单一芯片封装更具挑战度。就目前所采用的结构观之，大多数的3d封装皆不具可重工性。为提升组合良率，kgd（known good die）的要求将很难避免。对3d封装而言如何增进其可重工性实为一重要且待积极改善的课题。目前国内大多数之3d封装皆采焊线连接式，将两个芯片上下堆栈后以sop或bga方式封装为主，两个芯片以上的3d封装在国内上尚不多见。 三、晶圆级封装 自美国sandia实验室发表其第一颗晶圆级封装（minibga，图五）至今已近十年。晶圆级封装种类繁多不胜枚举，如shellcase的shellop & shellbga、fujitsu的supercsp、fct的ultracsp、chipscale inc. 的msmt & mga与tessera的wlcsp等。wlp与常见的覆晶封装（flip chip）主要的不同在于其缓冲层之设计与不需充填底胶(underfill)。因少了underfill的保护，若结构设计不佳则wlp封装会因为芯片与基板间的热膨胀量不匹配而导致过高之热应力/应变而提早破坏。因此晶圆级封装最主要的设计概念之一就是借着适当的结构缓冲层及锡球几何控制与布置之设计，来降低层间热应力/应变以增加缓冲层、线路与锡球之可靠度。 由已知的结构观之，supercsp利用保护层(encapsulant)以及铜柱(copper post)来减小因热膨胀系数差异而造成的热应力/应变，以增加此晶圆级封装结构的可靠度。ultracsp与shellcase的晶圆级封装皆不具有较佳的应力缓冲层。以上三种结构虽具有降低热应力/应变之缓冲层设计但并不完整，因此当封装体具有较大dnp (distance from neutral point) 时，将面临长时可靠度之考验。tessera的晶圆级封装结构，虽其应力缓冲层结构甚佳但制程困难。综合近年来的晶圆级封装发展趋势而论，尽管有相当多之封装结构提出，然而就其所提供的测试环境与数据看来，wlp于大尺寸（如、10mm x 10mm）的封装上，其可靠度仍无法于 -55o
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