将并行结构的数字系统连接至一个千兆位串行通信链路的 功能块如图1所示。当数据从多比特并行字转换成8位字节,编码成10字节码位,并转换成高速串行数据时,随着时钟频率的提高和字节周期的缩短,相位噪声(aka抖动)的影响将变得更加明显。为使输入10比特宽的编码字节串行化,设置在串并行转换器(serdes)发送端的锁相环(pll)会将并行数据时钟频率提高10或20倍,由编码过程将并行数据复用,产生高速串行数据。嵌入在serdes芯片接收器内的另一pll可提取将串行数据转换并行格式所需的时钟。安捷伦科技的(serdes芯片)嵌入式pll使用完善的相位频率检测器及电荷泵误差信号放大器,改进了对电源噪声的抗扰性。虽然这一措施已经达到很高水平,但在每个pll中压控振荡器是模拟的,因此serdes芯片被称作是含有数字和模拟功能块的混合信号集成电路。

在光纤收发器模块中也集成了一个复杂的电路,用来将serdes的数据输出转换为调制激光器所需的模拟信号,并将接收到的光脉冲转换回差分数据输出。尽管集成的水平已很高,但通信系统的噪声仍有可能干扰serdes芯片和光纤收发器的正常工作。

在设计方面，本文的主导思想之一是使噪声干扰达到最小，降低图1所示1、2、3、4测试点的抖动。等式1a和1b给出了串行数据通信线路的信号速率,用波特率(码位/秒)表示。该参数可被用于测定(评判)光纤信道和千兆以太网的应用效率。

千兆位光纤链路通用的印制电路设计规则

当串并行转换器(serdes)芯片连接千兆位mt-rj小封装(sff)光模块时,其必须遵守的设计规则可归纳为下述要点。只要遵循这些规则,就可以最大限度地缩短设计周期,节省工程资源。

1)在千兆位sff模块与serdes之间的高速数据串行线,必须是一条有50　特性阻抗的传输线。

2)用差分信号线连接千兆位sff模块与serdes, 以防止失衡和单端高速数据线可能造成的脉宽失真。

3)布线时将高速差分串行线并在一起,并使它们长度一样,这样可使辐射影响和脉宽失真最小。

4)避免高速串行数据线上的90o弯曲。在高速数据线改变方向时，应用大圆角或≤45o折线角。

5)采用具有地层和电源层的多层板。

6)千兆位sff模块和serdes必须使用所建议的电源滤波器。为主系统数字硬件供电的直流电源电磁噪声相对较强,使用电源滤波器可以减少serdes中锁相环(pll)的抖动,可保证集成在千兆位 sff模块中接收电路的灵敏度。

7)将所建议的电源滤波器设计安装在被保护的千兆位 sff模块和serdes芯片附近。

8)用10管脚电连接千兆位sff模块时,只需要为数不多的无源器件。必须用低通滤波器抑制来自+3.3v电源的电磁干扰,此电源是为主系统的数字逻辑电路供电的，必须用两个130　下拉电阻接到光纤接收器的差分数据输出端。光纤发送器的差分输入是交流耦合的,并且其终端匹配电路已